基于FPGA的高速并行和微處理器實現(xiàn)集成式步進(jìn)電機(jī)驅(qū)動系統(tǒng)的設(shè)計

基于FPGA的高速并行和微處理器實現(xiàn)集成式步進(jìn)電機(jī)驅(qū)動系統(tǒng)的設(shè)計1、引言步進(jìn)電機(jī)是一種離散運動的裝置，步進(jìn)電機(jī)驅(qū)動器通過外加控制脈沖，并按環(huán)形分配器決定的分配方式，控制步進(jìn)電機(jī)各相繞組的導(dǎo)通或截止，從而使電機(jī)產(chǎn)生步進(jìn)運動。在單片機(jī)出現(xiàn)以前步進(jìn)電機(jī)控制完全由硬件實現(xiàn)，不同類型電機(jī)和不同工作方式需要不同的環(huán)形分配器。如果更換電機(jī)類型或改變工作模式，則整個硬件電路就要重新設(shè)計。隨著單片機(jī)的出現(xiàn)和普及，采用軟件實現(xiàn)環(huán)形分配器獲得廣泛的應(yīng)用。此類環(huán)形分配器只需改變軟件即可適應(yīng)各種電機(jī)，具有極大的靈活性。但也存在以下缺點：由于計算機(jī)是一種非并行執(zhí)行的器件，各信號的同步將受到影響。采用單片機(jī)的控制電路，可靠性不高，抗干擾能力不強(qiáng)。如果出現(xiàn)問題，程序本身雖然可以通過軟件陷阱等方式復(fù)位單片機(jī)使它回到正常工作狀態(tài)，但是對于驅(qū)動器則意味著無法糾正的時序錯誤，這將導(dǎo)致失步的產(chǎn)生。本文提出了一種基于FPGA的新型集成式步進(jìn)電機(jī)驅(qū)動系統(tǒng)實現(xiàn)方案，該方案采用模糊自組織PID調(diào)節(jié)方法實現(xiàn)對步進(jìn)電機(jī)驅(qū)動系統(tǒng)的閉環(huán)控制，極大地提高了系統(tǒng)的自適應(yīng)能力，同時利用FPGA上嵌入的微處理器PicoBlaze將步進(jìn)電機(jī)驅(qū)動系統(tǒng)的控制器和驅(qū)動器集成在一片F(xiàn)PGA芯片上，實現(xiàn)了可編程片上系統(tǒng)設(shè)計，極大地提高了控制性能。這種新型的控制器體積小，結(jié)構(gòu)簡單，成本低，抗干擾能力強(qiáng)，一旦投入使用必將擴(kuò)大步進(jìn)電機(jī)的應(yīng)用范圍，降低系統(tǒng)的成本。2、步進(jìn)電機(jī)的細(xì)分驅(qū)動原理步進(jìn)電機(jī)細(xì)分驅(qū)動本質(zhì)上是對電機(jī)勵磁繞組中的電流進(jìn)行控制，使電機(jī)內(nèi)部的合成磁場為均勻圓形旋轉(zhuǎn)磁場，從而實現(xiàn)對步進(jìn)電機(jī)步距角細(xì)分。合成磁場矢量的幅值決定了步進(jìn)電機(jī)旋轉(zhuǎn)力矩的大小，相鄰兩合成磁場矢量的夾角大小決定了該步距角的大小。對于三相混合式步進(jìn)電機(jī)而言，向A、B、C三相繞組分別通以相位相差2/3π而幅值相同的正弦波電流，則合成的電流矢量在空間做幅值恒定的旋轉(zhuǎn)運動，其對應(yīng)的合成磁場矢量也作相應(yīng)的旋轉(zhuǎn)。在細(xì)分驅(qū)動方式下，由于步距角小，步進(jìn)電機(jī)的分辨率得到大幅度提高，同時這種驅(qū)動方式又可有效抑制單步運行中所產(chǎn)生的噪聲和振蕩現(xiàn)象。3、模糊自組織PID調(diào)節(jié)控制算法由于步進(jìn)電機(jī)調(diào)速系統(tǒng)具有非線性等特點，參數(shù)變化范圍較大，因此要獲得良好的性能，就需要對PID的比例增益、積分和微分時間常數(shù)按某種優(yōu)化方式作在線調(diào)整，因此在設(shè)計中采用一種模糊自組織PID控制器對傳統(tǒng)PID調(diào)節(jié)方法進(jìn)行優(yōu)化。一般PID調(diào)節(jié)器的離散表達(dá)式如下：依次類推可得模糊推理規(guī)則如表1所示。4、驅(qū)動系統(tǒng)硬件設(shè)計本系統(tǒng)采用交－直－交電壓型電路，分為功率驅(qū)動電路和控制電路兩大塊。功率驅(qū)動電路主要有整流橋、濾波電容及IPM功率模塊組成；控制電路以Xilinx公司的FPGA芯片為核心，包括電流檢測電路、驅(qū)動電路及保護(hù)電路。驅(qū)動系統(tǒng)框圖如圖1所示。圖1驅(qū)動系統(tǒng)框圖驅(qū)動系統(tǒng)的核心是FPGA控制芯片的設(shè)計，采用層次化開發(fā)方式，頂層模塊由多個子模塊組合而成，采用自底向上的方式進(jìn)行開發(fā)，F(xiàn)PGA內(nèi)部硬件原理圖如圖2所示。用戶輸入在PicoBlaze微處理器中進(jìn)行處理，將控制信號送入CP脈沖發(fā)生器，產(chǎn)生CP脈沖和細(xì)分等級數(shù)，同轉(zhuǎn)向信號CCW共同送入正弦表數(shù)據(jù)接口模塊中，通過內(nèi)部邏輯產(chǎn)生三相相電流給定數(shù)據(jù)，與電流反饋模塊測試的反饋電流，經(jīng)過PID調(diào)節(jié)，產(chǎn)生控制信號送入PWM發(fā)生器中，PWM模塊將輸出六路PWM控制信號，控制IGBT通斷，以實現(xiàn)對電機(jī)控制。圖2FPGA內(nèi)部硬件原理圖（1）ClockMnger模塊將輸入的晶振時鐘進(jìn)行倍頻，輸出CLK50，CLK100，CLK200三個時鐘信號。DCM鎖定信號后，三個時鐘信號均通過BUFGMUX切換到穩(wěn)定后的時鐘源上去。本模塊輸出一個G_Reset信號，在所有時鐘都完全穩(wěn)定后才置G_Reset為無效。為了消除異步Reset導(dǎo)致部分DFF的建立時間不夠的現(xiàn)象，模塊使用一個DFF在時鐘的上升沿同步Reset信號，提供足夠的時間裕量。（2）Interface模塊例化了一個單端口只讀存儲器存放一個周期的正弦數(shù)據(jù)表。輸入CP和CCW信號后，通過順序給出三相繞組對應(yīng)的地址數(shù)據(jù)，即可查得三相電流的給定數(shù)據(jù)，并同時更新三個給定數(shù)據(jù)寄存器，送入下一個環(huán)節(jié)。轉(zhuǎn)向交換也在本模塊實現(xiàn)。輸入的CCW信號將控制一個多路選擇器，控制是否進(jìn)行換相。本模塊通過輸入的細(xì)分信號和CP脈沖信號共同決定三相繞組的地址數(shù)據(jù)的每次增量大小，當(dāng)細(xì)分層次最高時，地址計數(shù)器每次遞增1；當(dāng)處于非最高細(xì)分精度時，地址計數(shù)器每次遞增2的N次冪，N由當(dāng)前的細(xì)分精度確定。（3）kcpsm3_wrapper模塊采用FPGA上嵌入的Picoblaze8位微處理器作為設(shè)計的主控制器，接受用戶輸入，協(xié)調(diào)內(nèi)部模塊的工作。PSM代碼程序定義了多個I/O地址，通過端口例化，實現(xiàn)處理器模塊與外部模塊的數(shù)據(jù)交換，當(dāng)用戶通過按鍵進(jìn)行速度設(shè)置后，處理器進(jìn)入中斷，輸出各種控制命令到接口模塊和CP脈沖發(fā)生模塊，控制電機(jī)狀態(tài)，其中DIP用于撥碼按鈕的輸入，LED用于發(fā)光二級管的輸出，Btn用于按鈕的輸入，Set用于設(shè)定CPPattern模塊的速度輸入寄存器，PAOC、PBOC來自外部過流信號的輸入。Picoblaze模塊中包含了一個內(nèi)部復(fù)位控制電路，確保Picoblaze在器件配置和全局復(fù)位后的正確啟動。（4）PatternGenerator模塊實現(xiàn)轉(zhuǎn)速與CP脈沖對應(yīng)的功能，給定一個轉(zhuǎn)速信號后，通過查表得到對應(yīng)的計數(shù)溢出數(shù)據(jù)。內(nèi)部的計數(shù)器計數(shù)溢出時即產(chǎn)生一個CP脈沖。查找表輸出的數(shù)據(jù)分為兩部分，低位是CP計數(shù)器的計數(shù)數(shù)據(jù)，高位是對應(yīng)轉(zhuǎn)速的最佳細(xì)分等級，這兩個信號都將輸出給Interface模塊，決定三相地址數(shù)據(jù)的改變。（5）Solutions模塊實現(xiàn)PWM控制、電流反饋測試和PID調(diào)節(jié)，通過狀態(tài)機(jī)協(xié)調(diào)所有模塊的工作起始和完成：檢測A/D的轉(zhuǎn)換標(biāo)志位，當(dāng)標(biāo)志位為低時表明轉(zhuǎn)換完成，分別啟動兩個電流模塊進(jìn)行反饋電流測量；等待兩相電流測量都完成后同時啟動三個PID模塊進(jìn)行PID調(diào)節(jié)；等待調(diào)節(jié)完成后將計算得到的控制值/死區(qū)數(shù)據(jù)同時更新到三相PWM模塊的PWM寄存器以及死區(qū)寄存器中。PWM模塊采用三角波作為PWM載波，為減少計數(shù)器的進(jìn)位鏈長度，采用Prescaled計數(shù)器，拆分為3位計數(shù)器和11位計數(shù)器，減少組合邏輯延遲。死區(qū)保護(hù)發(fā)生器模塊根據(jù)給定的死區(qū)長度數(shù)據(jù)，將輸入的PX信號輸出為PH和PL信號，分別對應(yīng)IGBT的上下橋臂，并在PH和PL數(shù)據(jù)的變沿插入死區(qū)保護(hù)。插入的死區(qū)保護(hù)是通過上升計數(shù)器和下降計數(shù)器來實現(xiàn)的，保證上下橋臂不會同時導(dǎo)通。時序等于比較器內(nèi)部存在一級DFF，比較結(jié)果需要延遲一個時鐘周期才能夠輸出，減少了組合邏輯延遲。5、功能仿真圖3驅(qū)動系統(tǒng)功能仿真驅(qū)動系統(tǒng)功能仿真如圖3所示。其中feeda和feedb信號是通過PLI接口調(diào)用鏈接庫模擬生成的，全面模擬實際情況。圖中包含了6個IGBT控制腳的輸出波形，以及三相獨立的狀態(tài)機(jī)、給定、反饋、控制數(shù)據(jù)。經(jīng)計算，功能仿真數(shù)據(jù)完全符合預(yù)期設(shè)計。6、結(jié)論本文所設(shè)計的基于FPGA的新型集成式步進(jìn)電機(jī)驅(qū)動系統(tǒng)，采用模糊自組織PID調(diào)節(jié)方法實現(xiàn)對步進(jìn)電機(jī)驅(qū)動系統(tǒng)的閉環(huán)控制，提高了系