基于veriloghdl的多組多點(diǎn)數(shù)碼管顯示

基于veriloghdl的多組多點(diǎn)數(shù)碼管顯示

數(shù)字?jǐn)?shù)碼管顯示技術(shù)廣泛應(yīng)用于現(xiàn)代工業(yè)控制和器械中。隨著顯示數(shù)據(jù)位的增加，基于仔豬的外部鎖定器和外部解碼裝置的傳統(tǒng)設(shè)計(jì)變得越來越復(fù)雜和復(fù)雜，設(shè)計(jì)成本也相應(yīng)增加，顯示誤差問題日益嚴(yán)重。而利用FPGA硬件的并行性操作可以完全消除抖動(dòng)問題,同時(shí)提高了設(shè)計(jì)的可靠性,簡(jiǎn)化了設(shè)計(jì),降低了成本。數(shù)碼管顯示方式主要分為靜態(tài)顯示和動(dòng)態(tài)顯示。由于靜態(tài)顯示方式采用的直接譯碼方式,因此需要的外部接口數(shù)量是以8為底呈指數(shù)增加。因此大多數(shù)設(shè)計(jì)都采用動(dòng)態(tài)顯示方式進(jìn)行多位的顯示,本方案也采用動(dòng)態(tài)顯示方式。設(shè)計(jì)的FPGA芯片選用的是Altera公司Cyclone系列的EP1C12Q240C6,該芯片具有12060LEs和2個(gè)PLLs資源,173個(gè)外部可編程引腳,內(nèi)核電壓為1.5V,IO電壓設(shè)為3.3V。由于該芯片具有12060LEs資源,因此可以為以后擴(kuò)展數(shù)碼管顯示預(yù)留許多LEs資源。1并行顯示模塊設(shè)計(jì)主要由三個(gè)模塊組成:接收模塊M1、數(shù)值處理模M2、編碼鎖存模塊M3,其中硬件上的并行性操作主要體現(xiàn)在模塊M2和M3上,根據(jù)具體應(yīng)用通過復(fù)制模塊M2和M3實(shí)現(xiàn)了并行顯示(如圖1)。利用FPGA的邏輯資源換取系統(tǒng)的性能,從而消除抖動(dòng)。其中,接收模塊M1的功能是根據(jù)UART規(guī)范接收外部的串行輸入數(shù)據(jù),然后將接收到的串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù),同時(shí)將轉(zhuǎn)換得到的并行數(shù)據(jù)打入內(nèi)部寄存器中;數(shù)值處理模塊M2的功能是將模塊M1寄存器暫存的16位二進(jìn)制數(shù)據(jù)轉(zhuǎn)換成十進(jìn)制,同時(shí)輸出相應(yīng)的控制信號(hào);譯碼鎖存模塊M3的功能是將部分控制信號(hào)編碼得到數(shù)碼管顯示對(duì)應(yīng)的信號(hào),同時(shí)在數(shù)據(jù)更新以前保持原來數(shù)據(jù)的正常顯示。由于硬件刷新的速度很快,從而就消除了顯示抖動(dòng)問題。2各模塊的具體實(shí)現(xiàn)2.1串并轉(zhuǎn)換狀態(tài)機(jī)為了便于描述,本模塊M1中的串行通訊協(xié)議格式定義為:波特率設(shè)為9600b/s、1位起始位、8位數(shù)據(jù)位、1位停止位、無校驗(yàn)。外部輸入信號(hào):輸入時(shí)鐘clk為1.8432MHz,串行數(shù)據(jù)輸入rx。輸出并行數(shù)據(jù):data_out[15:0],程序框圖如圖2。其中串并轉(zhuǎn)換狀態(tài)機(jī)由以下5個(gè)狀態(tài)組成:rc_idel:起始狀態(tài),執(zhí)行采樣點(diǎn)計(jì)數(shù)clkcnt12<=4’b1011同時(shí)檢測(cè)起始位rx==1’b0;rc_start:當(dāng)clkcnt12==4’b0110時(shí),再次檢測(cè)起始位rx==1’b0;rc_chk_start:當(dāng)clkcnt12==4’b0時(shí)開始檢測(cè)有效數(shù)據(jù)位,同時(shí)執(zhí)行采樣點(diǎn)計(jì)數(shù)clkcnt12<=4’b1011,數(shù)據(jù)位計(jì)數(shù)bitcnt<=4’b0;rc_bits:當(dāng)clkcnt12==4’b0110時(shí)開始采樣數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換,同時(shí)接收到的數(shù)據(jù)位計(jì)數(shù)bitcnt<=bitcnt+1’b1,采樣點(diǎn)計(jì)數(shù)clkcnt12<=clkcnt12-1’b1;rc_finnal:當(dāng)bitcnt==4’b1000時(shí),將兩個(gè)字節(jié)按先低后高的順序拼裝成一個(gè)字后輸出該字,字節(jié)計(jì)數(shù)rc_bytecnt<=rc_bytecnt+1’b1;該狀態(tài)機(jī)的遷移圖如圖3。2.2輸出相應(yīng)控制信號(hào)將M1模塊輸出的16位二進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制數(shù),然后將該十進(jìn)制數(shù)進(jìn)行數(shù)值處理得到該數(shù)各位的權(quán)值,同時(shí)輸出相應(yīng)的控制信號(hào)。根據(jù)具體要求可以復(fù)制多個(gè)該模塊,并行的完成多組數(shù)值處理以及輸出多組相應(yīng)的控制信號(hào)。2.3數(shù)碼管顯示。在公共端將M2模塊輸出的各位權(quán)值,按照數(shù)碼管各個(gè)碼段的顯示定義進(jìn)行編碼,同時(shí)譯碼每位數(shù)碼管的公共端,控制是否點(diǎn)亮碼段,從而實(shí)現(xiàn)數(shù)碼管的顯示。在數(shù)據(jù)更新以前鎖存了原來的狀態(tài),同時(shí)由于FPGA硬件刷新率很高,從而避免出現(xiàn)抖動(dòng)。根據(jù)具體的應(yīng)用可以復(fù)制多個(gè)該模塊,配合多個(gè)M2模塊并行的完成多組多位的數(shù)值處理,實(shí)現(xiàn)了多組多位的并行顯示,消除了抖動(dòng)。3建立網(wǎng)表文件設(shè)計(jì)采用VerilogHDL語言實(shí)現(xiàn)了6組5位數(shù)碼管的并行顯示。首先在Synplifypro9.4下完成對(duì)源代碼的綜合,生成網(wǎng)表文件.vqm,然后將該網(wǎng)表文件導(dǎo)入Quartus7.2中完成了布局布線生成了布局布線后的網(wǎng)表文件.vo和延遲文件.sdo,再將這兩個(gè)文件導(dǎo)入ModelsimSE6.3f中,編寫了testbench,進(jìn)行布線后的時(shí)序仿真,對(duì)波形進(jìn)行分析滿足設(shè)計(jì)要求。在Quartus7.2中完成布局布線后,查看資源使用情況如下:Totallogicelements:7717/12060(64%)Totalpins:81/173(47%)Maxfrequence(Fmax):11.65MHz從以上數(shù)據(jù)可以得出:該系統(tǒng)工作的速度足夠快可達(dá)11.65MHz,完全能滿足實(shí)際需要,徹底解決了數(shù)碼管顯示抖動(dòng)的問題,同時(shí)有足夠的剩余資源供以后的擴(kuò)展。4系統(tǒng)模塊設(shè)計(jì)的可行性采用基于FPGA設(shè)計(jì)的多組多位數(shù)碼管顯示方案,解決了傳統(tǒng)設(shè)計(jì)中的顯示抖動(dòng)問題,簡(jiǎn)化了設(shè)計(jì),降低了成本,提高了可靠性,利用模塊的可復(fù)用性在幾乎不用增加硬件成本的情況下可以很方便的進(jìn)行擴(kuò)展,同時(shí)在