CMOS模擬集成電路設(shè)計(jì)與仿真示例（基于Cadence ADE）

CMOS模擬集成電路設(shè)計(jì)與仿真示例（基于CadenceADE）目錄\h第1章CMOS模擬集成電路基礎(chǔ)\h1.1CMOS模擬集成電路的重要性\h1.2CMOS模擬集成電路設(shè)計(jì)\h1.3MOS管理論基礎(chǔ)\h1.3.1MOS管概述\h1.3.2MOS管工作原理\h1.3.3MOS管I/V特性\h1.3.4MOS管二階效應(yīng)\h1.3.5MOS管的短溝道效應(yīng)\h1.4CMOS器件模型\h1.4.1MOS管大信號模型\h1.4.2MOS管小信號模型\h1.4.3MOS管計(jì)算機(jī)仿真模型\h1.5小結(jié)\h第2章ADE概述與基本操作指引\h2.1ADE概述\h2.1.1ADE的特點(diǎn)\h2.1.2ADE的仿真設(shè)計(jì)方法\h2.1.3ADE與其他EDA軟件的連接\h2.2ADE的基本操作\h2.2.1CadenceIC啟動設(shè)置\h2.2.2ADE主窗口和選項(xiàng)介紹\h2.2.3設(shè)計(jì)庫管理器（LibraryManager）介紹\h2.2.4電路圖編輯器（SchematicEditor）介紹\h2.2.5模擬設(shè)計(jì)環(huán)境（AnalogDesignEnvironment）介紹\h2.2.6波形顯示窗口（Waveform）介紹\h2.2.7波形計(jì)算器窗口（WaveformCalculator）介紹\h2.3ADE庫中的基本器件\h2.4ADE仿真實(shí)例\h2.5小結(jié)\h第3章ADE仿真基礎(chǔ)與范例分析\h3.1ADE仿真功能概述\h3.2交流小信號分析\h3.2.1交流分析概述\h3.2.2交流仿真實(shí)例\h3.3瞬態(tài)仿真\h3.3.1瞬態(tài)仿真概述\h3.3.2瞬態(tài)仿真實(shí)例\h3.4直流仿真\h3.4.1直流仿真概述\h3.4.2直流仿真實(shí)例\h3.5噪聲分析\h3.5.1噪聲分析概述\h3.5.2噪聲仿真實(shí)例\h3.6零極點(diǎn)分析\h3.6.1零極點(diǎn)分析概述\h3.6.2零極點(diǎn)仿真實(shí)例\h3.7S參數(shù)分析\h3.7.1S參數(shù)分析概述\h3.7.2S參數(shù)仿真實(shí)例\h3.8小結(jié)\h第4章ADE高階分析與仿真\h4.1蒙特卡羅分析\h4.1.1蒙特卡羅分析基礎(chǔ)\h4.1.2蒙特卡羅仿真實(shí)例\h4.2工藝角分析\h4.2.1工藝角分析基礎(chǔ)\h4.2.2工藝角分析實(shí)例\h4.3參數(shù)分析\h4.3.1參數(shù)分析基礎(chǔ)\h4.3.2參數(shù)分析實(shí)例\h4.4小結(jié)\h第5章運(yùn)算放大器的設(shè)計(jì)與仿真\h5.1運(yùn)算放大器設(shè)計(jì)基礎(chǔ)\h5.1.1運(yùn)算放大器特性和性能參數(shù)\h5.1.2運(yùn)算放大器基本分類\h5.2兩級運(yùn)算放大器的設(shè)計(jì)與仿真\h5.2.1運(yùn)算放大器設(shè)計(jì)分析\h5.2.2運(yùn)算放大器交流及瞬態(tài)特性仿真\h5.2.3運(yùn)算放大器其他特性仿真\h5.3低噪聲低失調(diào)斬波運(yùn)算放大器設(shè)計(jì)與仿真\h5.3.1斬波運(yùn)算放大器基礎(chǔ)\h5.3.2斬波運(yùn)算放大器交流特性分析\h5.3.3斬波運(yùn)算放大器瞬態(tài)特性分析\h5.3.4斬波運(yùn)算放大器噪聲特性分析\h5.4小結(jié)\h第6章功率放大器的設(shè)計(jì)與仿真\h6.1功率放大器設(shè)計(jì)基礎(chǔ)\h6.1.1功率放大器的分類\h6.1.2功率放大器的性能參數(shù)\h6.2功率放大器的設(shè)計(jì)實(shí)例\h6.2.1直流掃描\h6.2.2偏置及穩(wěn)定性分析\h6.2.3負(fù)載牽引及阻抗匹配\h6.2.4電路參數(shù)測試及優(yōu)化\h6.3小結(jié)\h第7章低噪聲放大器的設(shè)計(jì)與仿真\h7.1低噪聲放大器設(shè)計(jì)基礎(chǔ)\h7.1.1低噪聲放大器結(jié)構(gòu)\h7.1.2LNA的性能參數(shù)\h7.2低噪聲放大器設(shè)計(jì)實(shí)例\h7.2.1基本電路建立\h7.2.2穩(wěn)定性分析\h7.2.3噪聲及阻抗匹配\h7.2.4大信號噪聲仿真\h7.2.5線性度仿真\h7.3小結(jié)\h第8章混頻器的設(shè)計(jì)與仿真\h8.1混頻器設(shè)計(jì)基礎(chǔ)\h8.1.1混頻器基礎(chǔ)知識\h8.1.2混頻器性能參數(shù)\h8.2混頻器仿真實(shí)例\h8.2.1混頻器總諧波失真仿真\h8.2.2混頻器噪聲系數(shù)仿真\h8.2.3混頻器變頻增益仿真\h8.2.4混頻器線性度仿真\h8.3小結(jié)\h第9章壓控振蕩器的設(shè)計(jì)與仿真\h9.1壓控振蕩器設(shè)計(jì)基礎(chǔ)\h9.1.1壓控振蕩器基本原理與性能參數(shù)\h9.1.2相位噪聲的特性\h9.2壓控振蕩器的設(shè)計(jì)\h9.2.1LC壓控振蕩器的電路設(shè)計(jì)\h9.2.2壓控振蕩器仿真\h9.3小結(jié)\h第10章混合信號電路的設(shè)計(jì)與仿真\h10.1混合信號電路基礎(chǔ)\h10.2自動增益控制環(huán)路的設(shè)計(jì)與仿真\h10.2.1自動增益控制環(huán)路基礎(chǔ)\h10.2.2自動增益控制環(huán)路時域仿真\h10.2.3自動增益控制環(huán)路頻域仿真\h10.3逐次逼近模數(shù)轉(zhuǎn)換器的設(shè)計(jì)與仿真\h10.3.1逐次逼近模數(shù)轉(zhuǎn)換器基礎(chǔ)\h10.3.2逐次逼近模數(shù)轉(zhuǎn)換器時域仿真\h10.3.3逐次逼近模數(shù)轉(zhuǎn)換器頻域仿真\h10.4小結(jié)\h附錄A數(shù)字反饋回路verilog程序\h附錄B理想16位模數(shù)轉(zhuǎn)換器verilogA程序\h附錄C理想16位數(shù)模轉(zhuǎn)換器verilogA程序\h附錄D逐次逼近數(shù)字邏輯（SARlogic）\h附錄E理想10bDACverilogA程序第1章CMOS模擬集成電路基礎(chǔ)在當(dāng)今社會中，以信息技術(shù)為代表的高新技術(shù)突飛猛進(jìn)，信息產(chǎn)業(yè)發(fā)展水平已成為衡量一個國家綜合國力的重要標(biāo)志。集成電路（IntegratedCircuit，IC）作為當(dāng)今信息時代的核心技術(shù)產(chǎn)品，在國民經(jīng)濟(jì)建設(shè)、國防建設(shè)及人類日常生活中的重要性不言而喻。集成電路技術(shù)的發(fā)展經(jīng)歷了若干發(fā)展階段，20世紀(jì)50年代末發(fā)展起來的屬小規(guī)模集成電路（SmallScaleIntegratedcircuits，SSI），集成度僅100個元件；60年代發(fā)展的是中規(guī)模集成電路（MediumScaleIntegratedcircuits，MSI），集成度約為1000個元件；70年代又發(fā)展了大規(guī)模集成電路（LargeScaleIntegratedcircuits，LSI），集成度上升為數(shù)千個元件；70年代末進(jìn)一步發(fā)展了超大規(guī)模集成電路（VeryLargeScaleIntegratedcircuits，VLSI），集成度達(dá)到105個元件；80年代更進(jìn)一步發(fā)展了特大規(guī)模集成電路（UltraLargeScaleIntegratedcircuits，ULSI），集成度比VLSI又提高了一個數(shù)量級，達(dá)到106個元件以上。在21世紀(jì)的集成電路設(shè)計(jì)中，超大規(guī)模集成電路使數(shù)百萬個晶體管集成到一個芯片上成為可能。芯片中那些組成子系統(tǒng)的電路，能夠以數(shù)模混合的方式形成一個復(fù)雜的片上系統(tǒng)?；パa(bǔ)金屬-氧化物半導(dǎo)體（CMOS）技術(shù)已經(jīng)成為實(shí)現(xiàn)集成電路的主流方式，因?yàn)閷?shù)字電路來說，其集成度高、功耗低；而對于模擬集成電路說，則能提供各種有源及無源器件的良好組合，因此其應(yīng)用范圍已深入人們生活的各個層面。本書將以CMOS模擬集成電路設(shè)計(jì)和仿真作為討論的主題。本章主要介紹CMOS模擬集成電路設(shè)計(jì)的重要性、設(shè)計(jì)基礎(chǔ)和MOS管模型等相關(guān)知識，為后面的層次化學(xué)習(xí)和仿真設(shè)計(jì)打下基礎(chǔ)。1.1CMOS模擬集成電路的重要性模擬電路設(shè)計(jì)技術(shù)作為工程技術(shù)中最為經(jīng)典的傳統(tǒng)藝術(shù)形式，在當(dāng)今的數(shù)字時代中面臨著數(shù)字電路一次又一次的沖擊。盡管許多類型的模擬信號處理技術(shù)確實(shí)已轉(zhuǎn)移到數(shù)字領(lǐng)域，但是，在現(xiàn)代許多復(fù)雜高性能系統(tǒng)中，模擬電路仍然是不可替代的電路形式，這也意味著在飛速發(fā)展的電子世界中，模擬電路設(shè)計(jì)永遠(yuǎn)有其存在的合理性和必要性，而這一切都?xì)w功于現(xiàn)實(shí)世界中人們的物理需要。自然界中產(chǎn)生的信號，至少在宏觀上是模擬量。高保真音響的輸出電壓幅值從幾百微伏變化到幾百毫伏；觸控屏單點(diǎn)的電流流動低達(dá)每毫秒幾個電子；從基站產(chǎn)生的無線通信信號輸出電壓僅有幾毫伏大小。所有這些信號都必須在模擬領(lǐng)域進(jìn)行傳輸、放大、濾波等操作，最終才由模數(shù)轉(zhuǎn)換器轉(zhuǎn)換為數(shù)字信號，在數(shù)字領(lǐng)域完成多方面的處理。由于互補(bǔ)金屬-氧化物半導(dǎo)體（CMOS）器件革命性的出現(xiàn)，使得CMOS模擬集成電路技術(shù)取代了傳統(tǒng)分立元件的模擬設(shè)計(jì)技術(shù)，用以滿足分立模擬電路不可能實(shí)現(xiàn)的復(fù)雜性、速度和精度的要求，也使得包含數(shù)以百萬計(jì)元件的模擬、數(shù)字混合信號的電子消費(fèi)品成為可能。較低的制造成本和工藝技術(shù)的不斷更新，更使得CMOS模擬集成電路設(shè)計(jì)技術(shù)在模擬集成設(shè)計(jì)領(lǐng)域占據(jù)了主導(dǎo)地位。因此在當(dāng)今的信息社會中，無論數(shù)字技術(shù)如何先進(jìn)，模擬集成電路，尤其是CMOS模擬集成電路的作用都很難甚至不可能被相應(yīng)的數(shù)字電路所取代，這一點(diǎn)也體現(xiàn)在模擬集成電路設(shè)計(jì)與數(shù)字集成電路設(shè)計(jì)的區(qū)別上，主要有以下幾方面內(nèi)容。（1）CMOS模擬集成電路設(shè)計(jì)涉及在速度、功耗、增益、精度、電源電壓等多種因素間進(jìn)行折衷。（2）模擬信號處理過程中要求速度和精度的同時，CMOS模擬集成電路對噪聲、串?dāng)_和其他干擾比數(shù)字電路要敏感得多。（3）CMOS器件的二級效應(yīng)對模擬電路性能的影響比對數(shù)字電路性能的影響要嚴(yán)重得多。（4）高性能CMOS模擬集成電路的設(shè)計(jì)只能通過“手工”設(shè)計(jì)。相反，許多數(shù)字電路都是自動綜合和布局生成的。（5）CMOS模擬集成電路的仿真基于模型對各種效應(yīng)進(jìn)行描述，相對于數(shù)字電路而言更需要利用經(jīng)驗(yàn)和直覺來分析仿真結(jié)果。1.2CMOS模擬集成電路設(shè)計(jì)CMOS模擬集成電路設(shè)計(jì)與傳統(tǒng)分立元件模擬電路設(shè)計(jì)最大的不同在于，所有的有源和無源器件都制作在同一襯底上，尺寸極其微小，無法再用電路板進(jìn)行設(shè)計(jì)驗(yàn)證。因此，設(shè)計(jì)者必須采用計(jì)算機(jī)仿真和模擬的方法來驗(yàn)證電路性能。模擬集成電路設(shè)計(jì)包括若干階段，圖1.1表示的是CMOS模擬集成電路設(shè)計(jì)的一般流程。具體步驟如下：（1）系統(tǒng)規(guī)格定義；（2）電路設(shè)計(jì)；（3）電路仿真模擬；（4）版圖實(shí)現(xiàn)；（5）物理驗(yàn)證；（6）參數(shù)提取后仿真；（7）導(dǎo)出設(shè)計(jì)文件，流片；（8）芯片制造；（9）測試和驗(yàn)證。圖1.1CMOS模擬集成電路設(shè)計(jì)流程一個設(shè)計(jì)流程是從系統(tǒng)規(guī)格定義開始的，設(shè)計(jì)者在這個階段就要明確設(shè)計(jì)的具體要求和性能參數(shù)。下一步是對電路應(yīng)用模擬仿真的方法評估電路性能。這時可能要根據(jù)仿真結(jié)果對電路作進(jìn)一步改進(jìn)，反復(fù)進(jìn)行仿真。一旦電路性能的仿真結(jié)果能滿足設(shè)計(jì)要求，就需要進(jìn)行另一個主要設(shè)計(jì)工作——電路的版圖設(shè)計(jì)。版圖完成并經(jīng)過物理驗(yàn)證后需要將布局、布線形成的寄生效應(yīng)考慮進(jìn)去，再次進(jìn)行計(jì)算機(jī)仿真。如果仿真結(jié)果也滿足設(shè)計(jì)要求就可以進(jìn)行制造了。與用分立器件設(shè)計(jì)模擬電路不同，集成化的模擬電路設(shè)計(jì)不能用搭建線路板的方式進(jìn)行。隨著現(xiàn)在發(fā)展起來的電子設(shè)計(jì)自動化技術(shù)，以上的設(shè)計(jì)步驟都是通過計(jì)算機(jī)輔助進(jìn)行的。通過計(jì)算機(jī)模擬，可在線路中的任何點(diǎn)監(jiān)測信號；可將反饋回路打開；可以比較容易地修改線路。但是計(jì)算機(jī)模擬也存在一些限制。例如，模型的不完善，程序求解由于不收斂而得不到結(jié)果，等等。下面將詳細(xì)介紹設(shè)計(jì)流程中的各個階段。1．系統(tǒng)規(guī)格定義這個階段系統(tǒng)工程師把整個系統(tǒng)和其子系統(tǒng)看成一個個只有輸入/輸出關(guān)系的“黑盒子”，不僅要對其中的每一個進(jìn)行功能定義，而且還要提出時序、功耗、面積、信噪比等性能參數(shù)的范圍要求。2．電路設(shè)計(jì)設(shè)計(jì)者根據(jù)設(shè)計(jì)要求，首先要選擇合適的工藝庫，然后合理地構(gòu)架系統(tǒng)。由于CMOS模擬集成電路的復(fù)雜性和多樣性，目前還沒有EDA廠商能夠提供完全解決CMOS模擬集成電路設(shè)計(jì)自動化的工具，因此所有的模擬電路基本上仍然通過手工設(shè)計(jì)來完成。3．電路仿真設(shè)計(jì)工程師必須確認(rèn)設(shè)計(jì)是正確的，為此要基于晶體管模型，借助EDA工具進(jìn)行電路性能的評估、分析。在這個階段要依據(jù)電路仿真結(jié)果來修改晶體管參數(shù)，根據(jù)工藝庫中參數(shù)的變化來確定電路工作的區(qū)間和限制、驗(yàn)證環(huán)境因素的變化對電路性能的影響，最后還要通過仿真結(jié)果指導(dǎo)下一步的版圖實(shí)現(xiàn)。4．版圖實(shí)現(xiàn)電路的設(shè)計(jì)與仿真決定了電路的組成及相關(guān)參數(shù)，但并不能直接送往晶圓代工廠進(jìn)行制作。設(shè)計(jì)工程師需提供集成電路的物理幾何描述，即通常所說的“版圖”。這個環(huán)節(jié)就是要把設(shè)計(jì)的電路轉(zhuǎn)換為圖形描述格式。CMOS模擬集成電路通常是以全定制方法進(jìn)行手工的版圖設(shè)計(jì)，在設(shè)計(jì)過程中需要考慮設(shè)計(jì)規(guī)則、匹配性、噪聲、串?dāng)_、寄生效應(yīng)等對電路性能和可制造性的影響。雖然現(xiàn)在出現(xiàn)了許多高級的全定制輔助設(shè)計(jì)方法，但仍然無法保證手工設(shè)計(jì)對版圖布局和各種效應(yīng)的考慮全面性。5．物理驗(yàn)證版圖的設(shè)計(jì)是否滿足晶圓代工廠的制造可靠性需求？從電路轉(zhuǎn)換到版圖是否引入了新的錯誤？物理驗(yàn)證階段將通過設(shè)計(jì)規(guī)則檢查（DesignRuleCheck，DRC）和版圖網(wǎng)表與電路原理圖的比對（LayoutVersusSchematic，LVS）解決上述兩類驗(yàn)證問題。幾何規(guī)則檢查用于保證版圖在工藝上的可實(shí)現(xiàn)性。它以給定的設(shè)計(jì)規(guī)則為標(biāo)準(zhǔn)，對最小線寬、最小圖形間距、孔尺寸、柵和源漏區(qū)的最小交疊面積等工藝限制進(jìn)行檢查。版圖網(wǎng)表與電路原理圖的比對用來保證版圖的設(shè)計(jì)與其電路設(shè)計(jì)的匹配。LVS工具從版圖中提取包含電氣連接屬性和尺寸大小的電路網(wǎng)表，然后與原理圖得到的電路網(wǎng)表進(jìn)行比較，檢查兩者是否一致。6．參數(shù)提取后仿真在版圖完成之前的電路模擬都是比較理想的仿真，不包含來自版圖中的寄生參數(shù)，稱為“前仿真”；加入版圖中的寄生信息進(jìn)行的仿真稱為“后仿真”。CMOS模擬集成電路相對數(shù)字集成電路來說對寄生參數(shù)更加敏感，前仿真的結(jié)果滿足設(shè)計(jì)要求并不代表后仿真也能滿足。在深亞微米階段，寄生效應(yīng)更加明顯，后仿真分析將顯得尤為重要。與前仿真一樣，當(dāng)結(jié)果不滿足要求時需要修改晶體管參數(shù)，甚至某些地方的結(jié)構(gòu)。對于高性能的設(shè)計(jì)，這個過程是需要進(jìn)行多次反復(fù)的，直至后仿真滿足系統(tǒng)的設(shè)計(jì)要求。7．導(dǎo)出流片數(shù)據(jù)通過后仿真后，設(shè)計(jì)的最后一步就是導(dǎo)出版圖數(shù)據(jù)（GDSII）文件，將該文件提交給晶圓廠，就可以進(jìn)行芯片的制造了。1.3MOS管理論基礎(chǔ)本節(jié)將從MOS管的物理基礎(chǔ)入手，循序漸進(jìn)地介紹MOS管的結(jié)構(gòu)、符號、工作原理、電流電壓特性及寄生效應(yīng)等知識，使讀者對MOS器件有一個較為細(xì)致的了解。1.3.1MOS管概述圖1.2是NMOS絕緣柵場效應(yīng)晶體管的結(jié)構(gòu)示意圖，P?是低摻雜濃度的雜質(zhì)半導(dǎo)體，晶體管的其他層都生長在這一層之上，因此該層稱為襯底（Bulk，縮寫為B）。對于一塊集成電路芯片而言，所有的元器件都集成在一個襯底上。在襯底上注入兩個高摻雜濃度的N＋區(qū)，稱為MOS管的有源區(qū)，從兩個有源區(qū)引出金屬電極，分別稱為源極（Source，縮寫為S）和漏極D（Drain，縮寫為D）。在兩個有源區(qū)之間的襯底表面生成一層薄的二氧化硅（SiO2）絕緣層，將襯底和其上的多晶硅隔開。多晶硅的摻雜濃度高，導(dǎo)電性較好，在上面引出另一個金屬電極——柵極（Gate，縮寫為G）。當(dāng)在晶體管的三個電極上施加電壓時，氧化層下襯底的表面將產(chǎn)生感應(yīng)電場，通過改變電場強(qiáng)度可以控制半導(dǎo)體器件的導(dǎo)電能力。這樣的晶體管稱為場效應(yīng)管（FieldEffectTransistor，F(xiàn)ET）。由于場效應(yīng)晶體管的柵極和其他金屬電極之間是絕緣的，所以稱為絕緣柵場效應(yīng)晶體管。晶體管的金屬柵極和襯底之間使用氧化物作為絕緣層，因此又稱為金屬-氧化物-半導(dǎo)體（Metal-Oxide-Semiconductor，MOS）絕緣柵場效應(yīng)晶體管。通常，簡稱它為MOS場效應(yīng)管（MOSFET）或MOS管。圖1.2所示的MOS管具有P型襯底、N型有源區(qū)，這樣的MOS管稱為NMOS管。圖1.2NMOS絕緣柵場效應(yīng)晶體管結(jié)構(gòu)示意圖與NMOS不同，PMOS的結(jié)構(gòu)如圖1.3所示，PMOS需要在P型襯底上注入高摻雜濃度的N型雜質(zhì)，形成一個獨(dú)立的N阱，之后再在N阱中注入P型雜質(zhì)，形成有源區(qū)。圖1.3PMOS絕緣柵場效應(yīng)晶體管結(jié)構(gòu)示意圖下面介紹一些MOS管的器件參數(shù)，以圖1.4中的NMOS管為例。把柵極的水平表面作為參考面，它沿源極到漏極方向的長度為L，也就是我們經(jīng)常提到的晶體管特征尺寸，垂直于L方向的寬為W，W與L之比稱為寬長比，是晶體管中最基本的參數(shù)之一。有源區(qū)與L同向的長度為E，另一邊寬度同樣為W。柵氧化層的垂直厚度為Tox。由于在制造過程中，源/漏結(jié)會橫向擴(kuò)散LD，因此漏、源極之間的實(shí)際距離小于L。我們定義稱為有效溝道長度。圖1.4MOS絕緣柵場效應(yīng)晶體管參數(shù)示意圖NMOS管和PMOS管的電路符號如圖1.5所示，圖1.5（a）所示為四端器件，其中襯底用B表示，NMOS管和PMOS管的襯底分別接地和電源。圖1.5（b）所示為三端器件，MOS管的源極和漏極在結(jié)構(gòu)上對稱，但通常將NMOS中電位較低的稱為源極，電位較高的稱為漏極；PMOS正好相反，電位較低的稱為漏極，電位較高的稱為源極。圖1.5MOS管電路符號1.3.2MOS管工作原理以NMOS為例，根據(jù)1.3.1節(jié)的分析，我們知道NMOS管中存在源極-襯底和漏極-襯底兩個PN結(jié)。NMOS正常工作時要求PN結(jié)處于反偏狀態(tài)，即源極和漏極的電位都要高于襯底的電位，因此NMOS管的襯底一般都接電路的最低電位或與源極相連?；谝陨显?，下面具體分析在不同柵電壓時NMOS管的工作狀態(tài)。（1）如圖1.6所示，柵極和源極之間加正向柵電壓VGS。當(dāng)VGS＝0時，NMOS管的兩個有源區(qū)被襯底分隔，源極和漏極之間沒有電流流動。圖1.6VGS＝0時源極和漏極之間無電流流動（2）如圖1.7所示，當(dāng)VGS＞0時，在柵極和襯底之間的SiO2絕緣層中產(chǎn)生了從柵極指向襯底的垂直電場EV。在該電場作用下，襯底中的電子受到吸引，向襯底表面運(yùn)動；而襯底中的空穴受到排斥，向襯底內(nèi)部運(yùn)動。向上運(yùn)動的電子與表面的空穴復(fù)合，在表面層留下了不能移動的負(fù)離子，形成一層耗盡層。隨著VGS的升高，電場EV越來越強(qiáng)，表面層吸引的電子越來越多，產(chǎn)生的負(fù)離子也越來越多，耗盡層也越來越厚。當(dāng)VGS上升到一定電位時，靠近表面的P型襯底發(fā)生變化，“反型”為與N型材料類似的特性，因此該層稱為反型層。反型層將漏極和源極兩個有源區(qū)連通，構(gòu)成了源、漏之間的導(dǎo)電溝道。使晶體管產(chǎn)生反型層所需的VGS電壓稱為閾值電壓或開啟電壓，用Vth表示。圖1.7VGS＞0時柵極下襯底表面產(chǎn)生反型層（3）如圖1.8所示，導(dǎo)電溝道出現(xiàn)后，此時在漏極加電壓VDS＞0，則從漏極到源極將產(chǎn)生水平電場，在這個電場的作用下，電子從源極向漏極移動，產(chǎn)生溝道電流ID。同時，由漏極沿溝道至源極將產(chǎn)生壓降，柵極和溝道源極端的電壓VGS最高，和溝道漏極端的電壓VGD最低。這樣溝道中垂直方向的電場EV將沿源極到漏極的方向逐漸變?nèi)?，?dǎo)致溝道越來越窄。隨著VDS進(jìn)一步增加，當(dāng)時，溝道在漏極一端恰好消失，這種情況稱為預(yù)夾斷。此時的VDS記為VGS.sat，稱作過驅(qū)動電壓。圖1.8時溝道發(fā)生預(yù)夾斷（4）如圖1.9所示，當(dāng)漏極電位進(jìn)一步上升，時，漏極的反型層消失，出現(xiàn)了由耗盡層構(gòu)成的夾斷區(qū)，而的全部電壓都落在夾斷區(qū)上，夾斷區(qū)內(nèi)形成了較強(qiáng)的橫向電場。這時電子沿溝道從源極向漏極運(yùn)動，達(dá)到夾斷區(qū)邊緣時，很快漂移到漏極。由于這時VDS的變化主要體現(xiàn)在夾斷區(qū)上，對溝道長度和溝道內(nèi)的場強(qiáng)影響不大，因此可以近似認(rèn)為溝道電流保持恒定。若VGS、VDS繼續(xù)上升，則可能對MOS管造成損害。VGS過大，會造成柵氧化層內(nèi)的場強(qiáng)EV過高，因而擊穿氧化層，導(dǎo)致MOS管損壞。圖1.9時溝道出現(xiàn)夾斷區(qū)PMOS管和NMOS管的工作原理類似，對于PMOS管而言，載流子是空穴，如果要在源極和漏極之間產(chǎn)生反型層，則柵極電壓要低于源極電壓。所以PMOS管的閾值電壓是負(fù)值，Vth＜0。同樣，若要在反型層中產(chǎn)生漏、源之間的電流，漏極電壓也要低于源極電壓。實(shí)際上，可以只考慮電壓絕對值之間的關(guān)系。時，柵極電壓不足以產(chǎn)生反型層，PMOS管中沒有溝道電流；時，PMOS管在襯底表面產(chǎn)生反型層，并且從源極到漏極方向產(chǎn)生溝道電流，電流隨增加而增大；當(dāng)，且時，導(dǎo)電溝道出現(xiàn)夾斷，電流保持不變。1.3.3MOS管I/V特性根據(jù)1.3.2節(jié)對MOS管工作原理的分析，可以將MOS管的工作狀態(tài)分為以下4個區(qū)域，以NMOS為例。（1）截止區(qū)：當(dāng)時，導(dǎo)電溝道未形成，ID＝0。（2）線性區(qū)：當(dāng)，且時，溝道電流ID為此時器件工作在線性區(qū)，有時也稱為三極管區(qū)。式中，μn為導(dǎo)電溝道中電子的遷移率；Cox為單位面積的柵氧化層電容，可以由得到，tox為氧化層的厚度；W和L分別為晶體管導(dǎo)電溝道的寬和長；稱為過驅(qū)動電壓?？梢远ㄐ苑治鲆幌鹿街懈鱾€參數(shù)的物理意義。在MOS中，溝道內(nèi)電子的遷移率μn越高，則在相同水平電場強(qiáng)度下電子的移動速度越快，電流就越大；柵氧化層單位面積電容Cox越大，意味著柵氧的厚度tox越薄，柵極電壓對溝道電流的控制作用越強(qiáng)，則在相同的控制電壓下，電流越大；溝道長度L越短，則溝道內(nèi)水平電場越強(qiáng)，電流就越大；溝道寬度W越寬，則單位時間橫截面內(nèi)通過的電子越多，電流就越大。（3）飽和區(qū)：當(dāng)時，溝道電流ID為隨著VDS增大，當(dāng)時，漏極的反型層逐漸消失，出現(xiàn)預(yù)夾斷。當(dāng)VDS繼續(xù)增大時，預(yù)夾斷點(diǎn)向源端移動，最終形成由耗盡層構(gòu)成的夾斷區(qū)，MOS管進(jìn)入飽和區(qū)工作。此時溝道兩端的電壓保持，而VDS的增加部分降落到夾斷耗盡區(qū)內(nèi)，ID幾乎不變，達(dá)到最大。如果夾斷耗盡區(qū)的寬度ΔL遠(yuǎn)小于溝道長度L，忽略溝道長度的縮短，則飽和區(qū)的溝道電流ID為式（1-2）。事實(shí)上，由于ΔL的存在，實(shí)際的溝道長度L將變短，對于L比較大的器件，ΔL/L比較小，對器件的性能影響不大；但是對于短溝道器件，這個比值將變大，對器件的特性將產(chǎn)生影響。器件的電流、電壓特性在飽和區(qū)將不再是水平直線的形狀，而是向上傾斜，也就是說工作在飽和區(qū)的NMOS器件的電流將隨著VDS的增加而增加。這種在VDS的作用下溝道長度的變化引起飽和區(qū)輸出電流變化的效應(yīng)，稱為溝道長度調(diào)制效應(yīng)。衡量溝道長度調(diào)制的大小可以用厄萊電壓表示，它反映了飽和區(qū)輸出電流曲線上翹的程度。而對于MOS管常用到溝道長度調(diào)制系數(shù)為λ。這樣，當(dāng)考慮溝道長度調(diào)制效應(yīng)的影響時，得出飽和區(qū)溝道電流表達(dá)式為（4）擊穿區(qū)：在這一區(qū)域，NMOS管的漏極-襯底PN結(jié)由于VD過高被擊穿。VDS電壓增加很小，但電流ID急劇上升，因此要盡量避免擊穿情況的出現(xiàn)。NMOS管4個工作區(qū)域的I/V特性曲線如圖1.10所示。圖1.10NMOS管I/V特性曲線1.3.4MOS管二階效應(yīng)1．體效應(yīng)在前面的分析中，我們都認(rèn)為MOS管的襯底和源極相連，即VBS＝0。但在很多情況下，源極和襯底的電位并不相同。對NMOS管而言，襯底通常接電路的最低電位，有VBS＜0；對PMOS管而言，襯底通常接電路的最高電位，有VBS＞0。這時，MOS管的閾值電壓將隨其源極和襯底之間電位的不同而發(fā)生變化，這一效應(yīng)稱為“體效應(yīng)”，又稱為“背柵效應(yīng)”。從對MOS管工作原理的分析中我們知道，隨著VGS上升，襯底內(nèi)部的電子向襯底表面運(yùn)動，并在襯底表面產(chǎn)生了耗盡層。當(dāng)VGS上升到一定的電壓——閾值電壓時，柵極下的襯底表面發(fā)生反型，NMOS管在源漏之間開始導(dǎo)電。閾值電壓的大小和耗盡層的電荷量有關(guān)，耗盡層的電荷量越多，NMOS管的開啟越困難，閾值電壓就越高。當(dāng)VBS＜0時，柵極和襯底之間的電位差加大，耗盡層的厚度也變大，耗盡層內(nèi)的電荷量增加，所以造成閾值電壓變大。在考慮體效應(yīng)后，閾值電壓Vth為其中，時的閾值電壓；γ是體效應(yīng)系數(shù)，典型值為是反型層的表面電勢；VSB是源襯電勢差。2．溝道長度調(diào)制在對MOS管工作原理的分析中我們知道，當(dāng)柵極和漏極之間的電壓差增大時，實(shí)際的反型溝道逐漸減小。也就是說在式（1-2）中，L′時間上是VDS的函數(shù)。這一效應(yīng)稱為“溝道長度調(diào)制”。我們定義，同時假設(shè)之間是線性關(guān)系，如，那么在飽和區(qū)，可以得到式中，λ為溝道長度調(diào)制系數(shù)。如圖1.11所示，這種現(xiàn)象使得特性曲線在飽和區(qū)出現(xiàn)非零斜率，因而使得源極和漏極之間的電流源非理想。差數(shù)λ表示給定的VDS增量所引起的溝道長度的相對變化量。因此，對于長溝道的MOS管，λ的值較小。圖1.11溝道長度調(diào)制引起的飽和區(qū)有限斜率3．亞閾值導(dǎo)電特性在分析MOS時，我們始終認(rèn)為當(dāng)VGS下降到低于Vth時，器件會關(guān)斷。但實(shí)際上，當(dāng)時，一個“弱”的反型層仍然存在，并有一些漏源電流。甚至當(dāng)時，ID也并非無限小，而是與VGS存在一定的指數(shù)關(guān)系，這種效應(yīng)稱為“亞閾值導(dǎo)電”。當(dāng)VDS＞200mV時，ID可以表示為式中，ξ為非理想因子，且ξ＞1；VT為熱電壓，。這時也稱MOS工作在弱反型區(qū)。當(dāng)VGS下降到低于Vth時，ID以有限速率下降。亞閾值導(dǎo)電會導(dǎo)致大的功率耗損，造成不必要的功率消耗。1.3.5MOS管的短溝道效應(yīng)1.3.3節(jié)給出的MOS管I/V特性公式一般能較好地符合溝道長度大于10μm的MOS管的電流-電壓關(guān)系，當(dāng)溝道長度較短時，由這些公式計(jì)算出的數(shù)值和測試結(jié)果之間將有較大的誤差。在亞微米、深亞微米工藝下，MOS管的溝道長度很短，溝道內(nèi)電場強(qiáng)度很大，短溝道效應(yīng)十分明顯?？偟膩碚f，短溝道效應(yīng)使得MOS管的性能變差，使電路設(shè)計(jì)變得困難起來。下面我們討論幾種短溝道效應(yīng)的影響。1．垂直電場引起的遷移率下降當(dāng)MOS管的漏源電壓VDS較低時，遷移率μeff和柵極電壓產(chǎn)生的垂直電場EV之間的關(guān)系可以用以下公式描述式中，μ0是給定摻雜濃度時的最大遷移率，有時也稱為低場表面遷移率。對于電子，μ0為400～700cm2/（V·s）；對于空穴，μ0為100～300cm2/（V·s）。EV0是臨界場強(qiáng)，v是經(jīng)驗(yàn)常數(shù)，是從試驗(yàn)數(shù)據(jù)擬合中得出的參數(shù)。當(dāng)，μeff開始下降。隨著垂直電場強(qiáng)度Ev的上升，溝道內(nèi)的載流子將更靠近界面，襯底表面的散射增加，導(dǎo)致了遷移率的下降，近似可以得出其中，θ也是一個經(jīng)驗(yàn)參數(shù)。將式（1-8）代入漏極電流公式中，可以得到漏極電流ID將由于遷移率的下降而降低，相應(yīng)地，跨導(dǎo)gm也將下降。但對于輸出電阻，不能根據(jù)ID的變化得出它的變化規(guī)律。事實(shí)上，即使對于長溝道器件，公式也不能準(zhǔn)確地估算輸出電阻的大小。它只是一個標(biāo)明存在溝道長度調(diào)制效應(yīng)的簡單的數(shù)學(xué)模型。2．水平電場引起的速度飽和硅半導(dǎo)體中的載流子在高電場強(qiáng)度下漂移速度將達(dá)到飽和。同樣，當(dāng)溝道內(nèi)的水平電場強(qiáng)度EH足夠大時，源極到漏極的載流子也會發(fā)生速度飽和。載流子的速度vH和漏、源極電壓產(chǎn)生的水平電場EH之間的關(guān)系可以用下式表示式中，vsat是載流子的飽和速度，載流子是電子時，v＝2；載流子是空穴時，v＝1。EH0是載流子速度飽和時對應(yīng)的臨界場強(qiáng)。它和飽和速度的關(guān)系滿足下式在溝道中，載流子在強(qiáng)電場的作用下從源極出發(fā)并不斷加速，最終在溝道內(nèi)的某處達(dá)到速度飽和，并以該速度向漏極運(yùn)動。溝道越短，水平電場強(qiáng)度越強(qiáng)，載流子發(fā)生速度飽和的位置就越靠近源極。在極端情況下，載流子在源極就發(fā)生了速度飽和。結(jié)合前面的公式，并且經(jīng)過復(fù)雜的推導(dǎo)，可以得出這時漏極電流ID的表達(dá)式為相應(yīng)地，跨導(dǎo)值為式（1-12）表明，在飽和區(qū)MOS管的漏極電流和柵極電壓之間不再是平方規(guī)律，而變成線性規(guī)律，說明柵極電壓對漏極電流的控制能力減弱。式（1-12）和式（1-13）還顯示，電流和跨導(dǎo)的大小只與MOS管的寬度W有關(guān)，意味著當(dāng)W保持不變時，增大L將有助于提高M(jìn)OS管的固有小信號增益。3．熱載流子效應(yīng)熱載流子效應(yīng)發(fā)生在高場強(qiáng)的環(huán)境下。在短溝道器件中，當(dāng)漏極電壓較高時，溝道內(nèi)的電場強(qiáng)度很強(qiáng)。在這個高電場的作用下，載流子不斷作加速運(yùn)動，獲得了足夠高的能量。它們在向漏極的運(yùn)動中引起碰撞電離，一些載流子還能克服襯底和氧化層之間的表面勢壘進(jìn)入氧化層中。這些載流子具有高于熱能（kT）的能量，因此稱為熱載流子。而熱載流子引起的效應(yīng)稱為熱載流子效應(yīng)。熱載流子效應(yīng)主要有以下的影響。以NMOS管為例，具有足夠高能量的電子在運(yùn)動過程中和襯底的Si原子碰撞，產(chǎn)生電子-空穴對。電子向漏極運(yùn)動，形成漏極電流，而空穴則向襯底運(yùn)動，產(chǎn)生了襯底電流IB。由于襯底具有一定的電阻，因此襯底電流IB將在其上產(chǎn)生襯底電壓VB。VB的存在有可能造成源襯之間PN結(jié)的正偏，影響MOS管的正常使用。如果電子的能量更高，則有可能穿透襯底表面而進(jìn)入柵氧化層。這樣就形成了柵極的泄漏電流IG，降低了柵極的阻抗。熱載流子進(jìn)入柵氧化層還會造成器件性能的退化，包括閾值電壓漂移、跨導(dǎo)降低、亞閾值斜率降低等，這些退化將影響電路的性能。因此，在電路的設(shè)計(jì)和版圖實(shí)現(xiàn)中，需要避免熱載流子效應(yīng)的產(chǎn)生。4．閾值電壓的變化之前討論的MOS管的閾值電壓和溝道的長度L、寬度W都沒有關(guān)系。實(shí)際上，當(dāng)MOS管的長、寬發(fā)生變化時，閾值電壓也會改變。當(dāng)W固定時，Vth隨L的減小而減小；當(dāng)L固定時，Vth隨W的減小而增大。L或W越小，Vth的變化越大，短溝特性越明顯。另外，閾值電壓還受漏源電壓VDS的影響。當(dāng)MOS管的VDS上升時，漏極的耗盡層將變厚，向著源極的方向延伸。當(dāng)漏極電壓達(dá)到一定大小時，漏極和源極的耗盡層相連，使得源極和襯底之間的勢壘下降，源、漏極之間產(chǎn)生很大的電流，柵極失去對漏極電流的控制作用，這稱為“穿通”現(xiàn)象。發(fā)生穿通的過程通常稱為漏致勢壘降低效應(yīng)，該現(xiàn)象的存在使得Vth隨著VDS的增大而減小。1.4CMOS器件模型CMOS器件模型主要包括分析用的大信號模型、小信號模型和進(jìn)行計(jì)算機(jī)輔助設(shè)計(jì)的spice模型三大類，在不同的設(shè)計(jì)場合及工作狀態(tài)下模型參數(shù)各不相同，本節(jié)就對這三類模型進(jìn)行詳細(xì)討論。1.4.1MOS管大信號模型從前面的分析我們知道，漏極電流ID主要受柵源電壓VGS控制，因此可以認(rèn)為MOS管是一個壓控電流器件。MOS管的大信號模型如圖1.12所示，壓控電流源代表漏極電流ID。RD和RS分別表示漏極和源極的接觸電阻。當(dāng)ID較小時，這兩個電阻可以忽略。兩個二極管代表了源極-襯底和漏極-襯底之間耗盡層形成的PN結(jié)。在正常工作狀態(tài)下這兩個PN結(jié)是反偏的，從源極/漏極到襯底只存在漏電流，它們的大小可以用式（1-14）和式（1-15）表示，其中IS為PN結(jié)的反向飽和電流。圖1.12中的電容CGS、CGD、CGB、CBS和CBD代表MOS管各極之間的電容，這些電容共同決定了MOS管的高頻特性。圖1.12MOS管的大信號模型1.4.2MOS管小信號模型我們在前兩節(jié)中說明了MOS管在直流狀態(tài)下的電流-電壓關(guān)系，建立了大信號模型。根據(jù)這個模型來分析MOS電路，可以得到電路的直流工作狀態(tài)。通常這是一個穩(wěn)定的狀態(tài)，稱為電路的直流工作點(diǎn)。當(dāng)電路中存在一定頻率的交流信號時，就需要用MOS管的交流小信號模型來分析。MOS管的交流小信號模型是以其直流工作點(diǎn)為基礎(chǔ)的。由于分析的是MOS管對小信號的響應(yīng)，因此可以在工作點(diǎn)附近采用線性化的方法得出模型。小信號模型中的參數(shù)直接由直流工作點(diǎn)的電流、電壓決定。相同的MOS管在不同的直流工作點(diǎn)得到的小信號參數(shù)是不同的。交流模型反映的是MOS管對具有一定頻率的信號的響應(yīng)，它有別于MOS管的直流特性，我們可以通過在直流偏置點(diǎn)產(chǎn)生一個小的增量，并通過計(jì)算它所引起的其他偏置參數(shù)的增量來構(gòu)建小信號模型。由于漏極電流ID是柵-源電壓的函數(shù)，且柵極和源極之間的低頻阻抗很大，因此可以引入一個壓控電流源gmVGS來表示，如圖1.13所示。圖1.13基本的MOS管小信號模型由于溝道長度調(diào)制，漏極電流ID會隨著漏-源電壓的變化而變化。這一效應(yīng)可以用一個壓控電流源來表示，又因?yàn)殡娏髟吹碾娏髦蹬c它兩端的電壓成線性關(guān)系，所以通常用一個等效阻抗ro來模擬，如圖1.14所示。ro稱為MOS管的本征電阻，它決定了MOS管的放大增益。圖1.14用電阻模擬溝道調(diào)制效應(yīng)的MOS管小信號模型連接于漏極和柵極之間的電阻ro可由以下公式得到根據(jù)前面對MOS管體效應(yīng)的分析，襯底電勢直接影響閾值電壓，所以也就對柵-源過驅(qū)動電壓產(chǎn)生一定的影響。在其他端口保持恒定電壓的情況下，漏極電流ID也是襯底電壓的函數(shù)，因此可以用連接于漏極和源極之間的電流源來模擬體效應(yīng)對MOS管的影響。其電流值為，考慮體效應(yīng)的MOS管小信號模型如圖1.15所示。圖1.15用電流源表示體效應(yīng)的MOS管小信號模型我們已經(jīng)給出了跨導(dǎo)gmb，以及考慮溝道調(diào)制效應(yīng)和體效應(yīng)的MOS管小信號模型。這個模型適用于較低的工作頻率。當(dāng)工作頻率升高時，必須考慮MOS管各極之間電容的作用。高頻下完整的MOS管小信號模型如圖1.16所示。圖1.16完整的MOS管小信號模型最后來看MOS管的頻率特性。定義MOS管電流增益為1時的工作頻率為MOS管的特征頻率fT。對數(shù)字工藝而言，fT表征了MOS管的開關(guān)速度；對模擬電路而言，fT表征了MOS管的工作頻率。對一個電路來說，一般其工作頻率都要遠(yuǎn)低于fT，大約在（1/5）fT以下。當(dāng)前MOS工藝的特征頻率可以達(dá)到40～60GHz，先進(jìn)的MOS工藝可以達(dá)到100GHz以上，fT表達(dá)式為也就是說，MOS管的特征頻率是其跨導(dǎo)和柵極電容之比。當(dāng)MOS管工作在飽和區(qū)時，假設(shè)CGS遠(yuǎn)大于（CGD＋CGB），則式（1-17）可以化簡為1.4.3MOS管計(jì)算機(jī)仿真模型前面討論的MOS管模型雖然便于手工計(jì)算，但忽略了很多二階效應(yīng)，雖然用于手工計(jì)算的簡單模型必不可少，但對于計(jì)算機(jī)仿真來說則需要一個更為精確的模型。作為計(jì)算機(jī)仿真模型發(fā)展和模擬應(yīng)用領(lǐng)域的領(lǐng)導(dǎo)者，加州大學(xué)伯克利分校于1984年開發(fā)出了BSIM1模型，基本滿足了亞微米MOS管模型的需要。BSIM1模型以多參數(shù)曲線擬合實(shí)驗(yàn)的方式研究建模問題，模型用60個參數(shù)描述MOS管的直流性能。1991年，經(jīng)過改進(jìn)的BSIM2模型，主要考慮了輸出電阻與熱電子效應(yīng)、源漏寄生電阻和反型層電容的關(guān)系，該模型有99個直流參數(shù)。1994年，BSIM3模型推出，這個模型使用簡單，只有40個直流參數(shù)，但卻可以對模擬電路實(shí)現(xiàn)很好的仿真性能。目前第三版BSIM3V3已經(jīng)成為工業(yè)界標(biāo)準(zhǔn)的MOS管計(jì)算機(jī)仿真模型。下面對BSIM和BSIM3V3模型進(jìn)行簡要介紹。1．BSIM模型BSIM模型的建立是以小幾何構(gòu)型MOS晶體管物理特性為基礎(chǔ)的，它同時兼顧了弱反型和強(qiáng)反型兩種狀態(tài)。BISM大約有六十幾個參數(shù)，其主要特性包括：（1）載流子遷移率與垂直電場的關(guān)聯(lián)；（2）源極和漏極的電荷共享；（3）溝道變窄；（4）亞閾值導(dǎo)電；（5）離子注入器件的非均勻摻雜；（6）幾何構(gòu)型關(guān)聯(lián)。BSIM模型以數(shù)量較少的一些參數(shù)為基礎(chǔ)，其數(shù)值均從具體的加工特征中獲取。2．BSIM3V3模型BSIM3V3的一個顯著提高是建立了統(tǒng)一的I/V模型，該模型可以描述從亞閾值直到強(qiáng)反型區(qū)的各個工作區(qū)域內(nèi)，以及線性到飽和各個狀態(tài)下的電流和輸出電導(dǎo)特性，這一增強(qiáng)確保了電流、電導(dǎo)率及其導(dǎo)數(shù)在所有過渡區(qū)域內(nèi)均能保持連續(xù)。并且，BSIM3V3更加關(guān)注深亞微米MOS管在工作狀態(tài)中才可能出現(xiàn)的重要影響，其主要特性包括：（1）閾值電壓減??；（2）垂直場遷移率退化；（3）速度飽和影響；（4）漏極感應(yīng)勢壘降低（5）溝道長度調(diào)制；（6）亞閾值導(dǎo)通；（7）漏區(qū)和源區(qū)的寄生電阻；（8）輸出電阻的熱電子效應(yīng)。1.5小結(jié)本章首先介紹了CMOS模擬集成電路設(shè)計(jì)的重要性和基本流程，使讀者對模擬集成電路設(shè)計(jì)有一個概括性的了解。之后從MOS管的工藝基礎(chǔ)入手，分節(jié)介紹了MOS管的工作原理、常用符號、電流/電壓特性，并以此推導(dǎo)了MOS管在各個工作區(qū)的電流表達(dá)式。接下來分析了MOS管的二階效應(yīng)和短溝道效應(yīng)，在深亞微米工藝下，這兩種效應(yīng)在很大程度上決定了MOS管的性能。最后分析了MOS管的大信號、小信號和計(jì)算機(jī)仿真模型，著重介紹了BSIM系列模型，因?yàn)樵撃Ｐ褪沁M(jìn)行設(shè)計(jì)仿真的重要基礎(chǔ)，這一點(diǎn)讀者會在后面幾章的仿真設(shè)計(jì)中有所體會。第2章ADE概述與基本操作指引目前CMOS模擬集成電路設(shè)計(jì)的復(fù)雜程度越來越高，對電路的設(shè)計(jì)指標(biāo)要求越來越高，電路的功能越來越多，而設(shè)計(jì)周期卻越來越短，傳統(tǒng)的設(shè)計(jì)方法已經(jīng)無法滿足集成電路的設(shè)計(jì)需求。使用計(jì)算機(jī)EDA（ElectronicDesignAutomation）仿真工具進(jìn)行CMOS模擬集成電路設(shè)計(jì)已經(jīng)成為必然趨勢。目前國內(nèi)外各種商業(yè)化的EDA工具不斷涌現(xiàn)，但首推Cadence公司的ADE仿真工具，其次是Synopsys公司的Hspice仿真工具。本書主要介紹Cadence公司的ADE仿真工具在CMOS模擬集成電路設(shè)計(jì)中的應(yīng)用。ADE仿真工具支持所有CMOS模擬集成電路及射頻模擬集成電路的設(shè)計(jì)，是當(dāng)今國內(nèi)集成電路設(shè)計(jì)領(lǐng)域應(yīng)用最為廣泛的設(shè)計(jì)仿真工具。本章對ADE仿真工具進(jìn)行總體介紹，包括ADE仿真工具的主要特點(diǎn)、操作界面和基本操作等。2.1ADE概述ADE——AnalogDesignEnvironment，是美國Cadence公司開發(fā)的集成電路設(shè)計(jì)自動化仿真軟件，其功能強(qiáng)大，仿真功能多樣，包含直流仿真（DCAnalysis）、瞬態(tài)仿真（TransientAnalysis）、交流小信號仿真（ACAnalysis）、零極點(diǎn)分析（PZAnalysis）、噪聲分析（NoiseAnalysis）、周期穩(wěn)定性分析（PeriodicSteady-stateAnalysis）和蒙特卡羅分析（MonteCarloAnalysis）等，并可對設(shè)計(jì)仿真結(jié)果進(jìn)行成品率分析和優(yōu)化，大大提高了復(fù)雜集成電路的設(shè)計(jì)效率。此外，Cadence公司還和多家半導(dǎo)體晶元廠家合作建立了仿真工藝庫文件PDK（ProcessDesignKit），設(shè)計(jì)者可以很方便地使用不同尺寸的PDK進(jìn)行CMOS模擬集成電路設(shè)計(jì)和仿真。除了上述仿真功能外，ADE還提供與其他EDA仿真工具，如Synopsys公司的Hspice、安捷倫的ADS、Mathworks的Matlab等進(jìn)行協(xié)同仿真，再加上自帶的豐富的元件應(yīng)用模型庫，大大增加了集成電路設(shè)計(jì)的便捷性、快速性和精確性。2.1.1ADE的特點(diǎn)1．簡潔易用的仿真環(huán)境和界面ADE提供的完整功能可使所有電路設(shè)計(jì)者快速完成模擬設(shè)定、環(huán)境建立與分析模擬結(jié)果，環(huán)境中包含VirtuosoSpectreCircuitSimulator、VirtuosoUltrasimFull-chipSimulator或其他業(yè)界標(biāo)準(zhǔn)的仿真器，如圖2.1所示。使用者在設(shè)計(jì)流程中可快速且容易地通過視覺化的圖形界面了解模擬集成電路中特定參數(shù)對電路產(chǎn)生的影響，內(nèi)建OCEAN程序語言更加速了bash運(yùn)算，而通過OASIS（OpenArtworkSystemInterchangeStandard）整合套件，ADE可輕松與Cadence或其他業(yè)界使用的其他仿真器整合使用，加速電路設(shè)計(jì)。圖2.1ADE中包含的各種仿真器2．內(nèi)建的波形顯示和信號分析能力內(nèi)建的WaveScanWaveFormDisplayTool包含波形計(jì)算功能，可針對各種設(shè)計(jì)結(jié)果如電壓、電流、模擬參數(shù)、工作點(diǎn)做代數(shù)方程式運(yùn)算，并提供更完善的后仿真分析（Post-layoutSimulation）環(huán)境，在模擬和混合信號分析上支持更高階的波形分析模式，如噪聲、工藝角、統(tǒng)計(jì)性和射頻分析等，同時支持PNG、TIFF、BMP等文本或圖形格式，提高了跨平臺的可攜帶性。3．有力銜接Virtuoso版圖設(shè)計(jì)平臺對于完整的Virtuoso版圖設(shè)計(jì)平臺而言，ADE是不可或缺的重要環(huán)節(jié)，它能方便地利用提取的寄生元件參數(shù)來快速完成后仿真（Post-layoutSimulation）的模擬，并與前仿真（Pre-layoutSimulation）的模擬結(jié)果做比較，緊密地扮演了電路（Schematic）和版圖（Layout）連接者的角色。同時，模擬電路在ADE環(huán)境中可整合行為級（BehavioralModel）的模型來完成電路設(shè)計(jì)目的。4．交互的仿真模式設(shè)計(jì)者可以在仿真過程中快速改變參數(shù)，并在不斷調(diào)整參數(shù)和模擬之中找到最佳的電路設(shè)計(jì)結(jié)果，減少電路設(shè)計(jì)者模擬所花費(fèi)的時間。5．支持先進(jìn)的分析工具ADE支持各種電路分析和模擬，通過簡單的界面化電路模擬操作，可以讓設(shè)計(jì)者快速掌握電路設(shè)計(jì)，節(jié)約大量學(xué)習(xí)和設(shè)計(jì)仿真參數(shù)的時間。ADE還提供多種進(jìn)階的電路模擬工具，如ParametricAnalysis（參數(shù)分析）、CornerAnalysis（工藝角分析）、MonteCarloAnalysis（蒙特卡羅分析）、RFAnalysis（射頻分析）。1）ParametricAnalysisParametricAnalysis可以幫助設(shè)計(jì)者針對半導(dǎo)體元件或電路參數(shù)的特定范圍進(jìn)行掃描，并可借由掃描多重參數(shù)的分析比較來修正最佳的參數(shù)值，而搭配內(nèi)建波形窗口可快速在波形群組間進(jìn)行搜索比較，找到最佳的結(jié)果。2）CornerAnalysisCornerAnalysis提供一個簡便的方法來做工藝角模擬分析，針對特定的工藝角組合電壓、溫度及其他參數(shù)狀況，并經(jīng)過簡單的界面操作，可以方便地加入新的工藝角，達(dá)到一次設(shè)定即可自動完成多重模擬的目標(biāo)。通過CornerAnalysis可找出問題參數(shù)值的范圍，提高工藝良率。3）MonteCarloAnalysisMonteCarloAnalysis可以幫助設(shè)計(jì)者針對多種參數(shù)以概率分布的方式隨機(jī)抽樣來做模擬，并以統(tǒng)計(jì)圖表的方法呈現(xiàn)。設(shè)計(jì)者可以利用MonteCarloAnalysis分析結(jié)果，以其統(tǒng)計(jì)的角度預(yù)先做良率分析，優(yōu)化設(shè)計(jì)，提高生產(chǎn)良率。2.1.2ADE的仿真設(shè)計(jì)方法ADE可以幫助設(shè)計(jì)者進(jìn)行模擬、射頻和混合信號等電路的設(shè)計(jì)和仿真，仿真方法大致可分為瞬態(tài)仿真、直流仿真、交流小信號分析、零極點(diǎn)分析、噪聲分析和周期穩(wěn)定性分析。1．瞬態(tài)仿真瞬態(tài)仿真是ADE最基本也是最直觀的仿真方法。該仿真功能在一定程度上類似于一個虛擬的“示波器”，設(shè)計(jì)者通過設(shè)定仿真時間，可以對各種線性和非線性電路進(jìn)行功能和性能模擬，并且在波形輸出窗口中觀測電路的時域波形，分析電路功能。2．直流仿真直流仿真的主要目的是為了得到電路中各元件及電路節(jié)點(diǎn)的直流工作點(diǎn)。在該仿真中，所有獨(dú)立和相依的電源都是直流形態(tài)，而且將電感短路及電容斷路。利用直流仿真中的掃描參數(shù)功能，還可實(shí)現(xiàn)電路參數(shù)與溫度、輸入信號、工藝參數(shù)的掃面分析。3．交流小信號仿真交流小信號仿真是ADE的另一項(xiàng)重要功能，可計(jì)算電路在某一頻率范圍內(nèi)的頻率響應(yīng)。交流小信號仿真先計(jì)算出電路的直流工作點(diǎn)，再計(jì)算出電路中所有非線性元件的等效小信號電路，進(jìn)而借助這些線性化的小信號等效電路在某一頻率中進(jìn)行頻率響應(yīng)分析。該仿真的主要目的是得到電路指定輸出端點(diǎn)的幅度或相位變化。因此，交流仿真的輸出變量帶有正弦波性質(zhì)。4．零極點(diǎn)分析零極點(diǎn)分析對于網(wǎng)絡(luò)分析和模擬電路如放大器、濾波器的設(shè)計(jì)尤其重要。利用該分析可得到網(wǎng)絡(luò)或系統(tǒng)的零極點(diǎn)分布情況，進(jìn)而分析系統(tǒng)的穩(wěn)定性；或者利用分析結(jié)果配合電路補(bǔ)償技術(shù)，如改變頻寬或增益，從而達(dá)到設(shè)計(jì)的要求。5．噪聲分析噪聲分析是基于電流直流工作點(diǎn)的條件下，來計(jì)算交流節(jié)點(diǎn)電壓的復(fù)數(shù)值。仿真中認(rèn)為噪聲源與其他的電路噪聲源相對獨(dú)立，總輸出噪聲是各噪聲源貢獻(xiàn)的均方根之和。利用噪聲分析可以對電路的等效輸出噪聲、等效輸入噪聲、噪聲系數(shù)等進(jìn)行仿真分析。6．周期穩(wěn)定性分析周期穩(wěn)定性分析采用大信號分析的仿真方法，來計(jì)算電路的周期穩(wěn)定性響應(yīng)。在周期穩(wěn)定性分析中，仿真時間獨(dú)立于電路的時間常數(shù)，因此該分析能快速計(jì)算如高Q值濾波器、振蕩器等電路的穩(wěn)定性響應(yīng)。在應(yīng)用了周期穩(wěn)定性分析之后，ADE仿真器還可以通過附加其他周期小信號分析來為頻率轉(zhuǎn)換效應(yīng)建立模型，特別是在諸如混頻器轉(zhuǎn)換增益、振蕩器噪聲和開關(guān)電容濾波器等電路的仿真中尤其重要。2.1.3ADE與其他EDA軟件的連接由于當(dāng)今模擬電路的設(shè)計(jì)規(guī)模日益龐大，每個EDA軟件在整個系統(tǒng)中都扮演著不同的角色，其主要功能和側(cè)重點(diǎn)各不相同。因此，軟件和軟件之間、軟件和工藝模型廠商之間的合作也成為設(shè)計(jì)中重要的組成部分。1．SPICE電路轉(zhuǎn)換器電路轉(zhuǎn)換器可以將由PSPICE、HSPICE、ADS等產(chǎn)生的電路圖轉(zhuǎn)換成ADE能讀取的電路圖形式進(jìn)行仿真分析；同時，也可以將ADE生成的電路圖轉(zhuǎn)換成其他SPICE格式的電路圖，通過其他EDA軟件進(jìn)行仿真驗(yàn)證。2．電路格式轉(zhuǎn)換器電路格式轉(zhuǎn)換器是設(shè)計(jì)者與其他EDA軟件進(jìn)行溝通和聯(lián)合仿真的橋梁，可以將不同的EDA軟件，如ADS、Modelsim等所產(chǎn)生的文件格式轉(zhuǎn)換成ADE可以使用的文件格式。3．版圖布局接口ADE軟件還可與Cadence公司自身的版圖設(shè)計(jì)環(huán)境Virtuoso、SpringSoft的Laker工具方便地相連接，設(shè)計(jì)者可對照ADE中的電路圖進(jìn)行版圖物理設(shè)計(jì)。2.2ADE的基本操作模擬設(shè)計(jì)環(huán)境（AnalogDesignEnvironment，ADE）作為CadenceIC模擬仿真的一個重要組件，需要與命令行窗口（CommandInterpreterWindow，CIW）、設(shè)計(jì)庫管理器（LibraryManager）和電路圖編輯器（SchematicEditor）配合，才能進(jìn)行一個完整的模擬集成電路設(shè)計(jì)。本節(jié)就對CadenceIC的啟動設(shè)置、命令行窗口、設(shè)計(jì)庫管理器、電路圖編輯器和模擬設(shè)計(jì)環(huán)境做一個詳細(xì)介紹。2.2.1CadenceIC啟動設(shè)置要運(yùn)用CadenceIC進(jìn)行模擬集成電路設(shè)計(jì)，首先需要保證CadenceIC已由系統(tǒng)管理員正確地安裝在UNIX/Linux環(huán)境下。安裝完成后，還需要對CadenceIC進(jìn)行所需文件的配置，以下對主要配置文件進(jìn)行介紹。1．啟動配置文件.cdsinit.cdsinit文件是在CadenceIC中啟動時運(yùn)行的SKILL腳本文件。該文件配置了很多CadenceIC的環(huán)境配置，包括使用的文本編輯器、熱鍵設(shè)置、仿真器的默認(rèn)配置等。如果CadenceIC沒有找到.cdsinit文件，則軟件中的快捷鍵等功能均不能適用。CadenceIC搜索.cdsinit文件時，首先會搜索程序的啟動路徑，然后搜索用戶的主目錄。默認(rèn)的配置文件路徑為：＜Cadence工具目錄＞/tools/dfII/samples/local/cdsinit2．其他配置文件如果需要，在程序的運(yùn)行目錄建立其他的啟動配置文件，如.cdsenv、.cdsplotinit、display.drf等。這些配置文件分別有自己的用途：.cdsenv——用于設(shè)置啟動時的環(huán)境變量；.cdsplotinit——CadenceIC打印和輸出圖形的設(shè)置；display.drf——版圖編輯器中顯示顏色等的配置。這些配置文件的搜索路徑首先是程序啟動目錄，其次是用戶的主目錄。這些配置文件的樣本位置如下：.cdsenv——＜Cadence安裝目錄＞/tools/dfII/samples/.cdsenv.cdsplotint——＜Cadence安裝目錄＞/tools/plot/samples/cdsplotinit.sampledisplay.drf——＜Cadence安裝目錄＞/share/cdssetup/dfII/default.drf3．設(shè)置設(shè)計(jì)庫配置文件cds.lib設(shè)計(jì)庫（Library）配置文件放置在CadenceIC程序的運(yùn)行路徑下，如要在～/project目錄下運(yùn)行CadenceIC，就需要在該目錄下建立cds.lib文件。這個文件設(shè)置的是CadenceIC中設(shè)計(jì)庫的路徑。常用命令格式如下。DEFINE格式：DEFINE＜庫名＞＜庫路徑＞INCLUDE格式：INCLUDE＜另外一個cds.lib的全路徑＞#行注釋符，在行首加入則該行無效。如果cds.lib文件是空文件，則CadenceIC的設(shè)計(jì)庫中就是空的。為了添加基本元件庫，需要一些基本元件?？梢栽赾ds.lib文件中加入一行：INCLUDE＜Cadence安裝目錄＞/share/cdssetup/cds.lib2.2.2ADE主窗口和選項(xiàng)介紹在完成CadenceIC的配置文件設(shè)置之后，就可以在命令行下運(yùn)行CadenceIC軟件了，通過鍵盤輸入命令：icfb＆如圖2.2所示，此時CadenceIC的命令行窗口（CommandInterpreterWindow，CIW）會自動彈出。圖2.2CadenceIC的命令行窗口命令行窗口主要包括菜單欄、輸出窗口、命令行、鼠標(biāo)命令、提示欄。菜單欄中又包括“File”、“Tools”和“Options”三個主選項(xiàng)，如圖2.3所示。對應(yīng)每個選項(xiàng)下還有一些子選項(xiàng)，下面對一些重要的子選項(xiàng)予以介紹。圖2.3“File”、“Tools”和“Options”三個主選項(xiàng)及其相應(yīng)子選項(xiàng)1．File菜單選項(xiàng)File→New建立新的設(shè)計(jì)庫（DesignLibrary）或者設(shè)計(jì)的電路單元（CellView）。File→Open打開已經(jīng)建立的設(shè)計(jì)庫（DesignLibrary）或者設(shè)計(jì)的電路單元（CellView）。File→Import導(dǎo)入文件，可以導(dǎo)入包括GDS版圖、電路圖、cdl網(wǎng)表、模型庫、VerilogA及Verilog代碼等在內(nèi)的不同文件。File→Export與導(dǎo)入文件相反，導(dǎo)出文件可以將Cadence設(shè)計(jì)庫中的電路或者版圖導(dǎo)出成需要的文件類型。File→Exit退出icfb工作環(huán)境。2．Tools菜單選項(xiàng)Tools→LibraryManager圖形化的設(shè)計(jì)庫瀏覽器，其界面如圖2.4所示，從中可以看到cds.lib文件添加的工藝庫和設(shè)計(jì)庫。圖2.4LibraryManager窗口Tools→LibraryPathEditorLibraryPathEditor可以用來修改設(shè)計(jì)庫配置文件（cds.lib），如圖2.5所示。在這個界面中可以直觀地對cds.lib文件進(jìn)行修改和添加。圖2.5LibraryPathEditor窗口Tools→AnalogEnvironment該子選項(xiàng)用于模擬電路仿真，其中的選項(xiàng)包括：Simulation——打開模擬設(shè)計(jì)環(huán)境ADE；Calculator——用于對仿真結(jié)果進(jìn)行公式計(jì)算的計(jì)算器工具；ResultBrowser——仿真結(jié)果瀏覽器；Waveform——仿真結(jié)果繪圖程序。Tools→TechnologyFileManager用于管理設(shè)計(jì)庫所采用的工藝庫文件，包括版圖設(shè)計(jì)時所需要的技術(shù)文件和顯示文件等。3．CIW窗口中的其他部分輸出窗口：主要顯示一些操作的輸出信息和提示，包括一些狀態(tài)信息和警告信息、錯誤提示。這些提示有助于分析操作中的問題。命令行：在這一欄中可以運(yùn)行SKILL語言的命令，利用命令可以對界面上的任何項(xiàng)目進(jìn)行控制，從電路編輯到仿真過程，都可以用SKILL語言控制。

CIW中的輸出窗口和命令行合在一起實(shí)際上就是一個命令界面。命令語言是SKILL語言。圖形界面只是在命令行基礎(chǔ)上的擴(kuò)展。在圖形界面上的任何操作或者快捷鍵都是通過命令行最終實(shí)現(xiàn)的。命令行的好處是可以采用語言控制復(fù)雜的操作，并且可以進(jìn)行二次開發(fā)，將命令與界面整合起來，有效提高了整個軟件的可擴(kuò)展性和易用性。鼠標(biāo)命令：這一欄顯示的是鼠標(biāo)單擊左、中、右鍵分別會執(zhí)行的SKILL命令。提示欄：這一欄顯示的是當(dāng)前CadenceIC程序運(yùn)行中的功能提示。2.2.3設(shè)計(jì)庫管理器（LibraryManager）介紹設(shè)計(jì)庫管理器的窗口如圖2.6所示，包括“Library”、“Category”、“Cell”、“View”四欄，在平時的應(yīng)用中“Category”一般收起，不予顯示。以下對這四欄的含義做詳細(xì)介紹。圖2.6設(shè)計(jì)庫管理器窗口1．Library“Library”即設(shè)計(jì)庫，該設(shè)計(jì)庫中存在的庫是在cds.lib文件中定義的，包含我們設(shè)計(jì)時所需要的工藝廠提供的工藝庫及設(shè)計(jì)時建立的設(shè)計(jì)庫。一個設(shè)計(jì)庫中可以含有多個子庫單元。通常在進(jìn)行不同的設(shè)計(jì)時，建立不同的設(shè)計(jì)庫，可以有效地對電路進(jìn)行修改和管理。2．Category“Category”類別是將一個設(shè)計(jì)庫中的單元分為更加詳細(xì)的子類，以便在調(diào)用時進(jìn)行查找。當(dāng)一個設(shè)計(jì)庫的規(guī)模比較大時，可以用分類的方式管理設(shè)計(jì)庫中單元的組織。在小規(guī)模的設(shè)計(jì)中分析往往沒有必要，這時可以在面板顯示選項(xiàng)欄取消顯示分類（ShowCategories）選項(xiàng)，分類就會被跳過。如圖2.6中，在“analogLib”項(xiàng)下對庫中的子單元進(jìn)行分類，可以看到有“Actives”（有源器件）、“Passives”（無源器件）、“Sources”（激勵源）等。3．Cell“Cell”單元可以是一個器件，也可以是一個電路模塊或者一個組成的系統(tǒng)頂層模塊。4．View一個“Cell”在電路設(shè)計(jì)中需要不同的方法進(jìn)行顯示。例如，一個模擬電路模塊，在設(shè)計(jì)內(nèi)部結(jié)構(gòu)時可能需要將它表示為電路圖；而在引用該模塊時則需要將其表示為一個器件符號；在繪制版圖時可能需要將該模塊表示為版圖的一部分。又如，一個VerilogA數(shù)字代碼生成的電路，可以顯示為代碼形式或者電路符號形式，以方便調(diào)用。因此一個單元就必須有多種表示方式，稱為“Views”。上面所說的模擬模塊有電路圖（Schematic）、器件符號（Symbol）、版圖（Layout）三個（View），而數(shù)字模塊則有電路符號（Symbol）、代碼（VerilogA）兩個（View）。下面介紹一些在設(shè)計(jì)庫管理器菜單中的命令選項(xiàng)。File菜單File→New→Library/CellView/Category：該命令與CIW中的選項(xiàng)完全相同，可以通過這個命令新建設(shè)計(jì)庫、電路單元或者分類。File→SaveDefaults/LoadDefaults：將設(shè)計(jì)庫中的庫信息設(shè)置保存在.cdsenv文件中。File→OpenShellWindow：打開Shell命令行窗口，在命令行中進(jìn)行文件操作。Edit菜單Edit→Copy：設(shè)計(jì)復(fù)制，窗口如圖2.7所示。通過選擇來源庫和目標(biāo)庫，可以方便地將子單元電路復(fù)制到目標(biāo)庫中。選中“CopyHierarchical”選項(xiàng)，復(fù)制一個頂層單元時，就將該頂層單元下所有的子電路一起復(fù)制到目標(biāo)庫中?！癠pdateInstances”選項(xiàng)保證在對來源庫中的子單元電路進(jìn)行修改時，目標(biāo)庫中被復(fù)制的子單元電路也同時被更新。圖2.7復(fù)制窗口Edit→CopyWizard：高級設(shè)計(jì)復(fù)制向?qū)?。如圖2.8所示，這個向?qū)еС侄鄠€模式，可以在界面第一行的復(fù)選框選擇簡單模式（Simple）。在這個模式下面的“AddToCategory”欄可以指定復(fù)制過去的單元或設(shè)計(jì)庫被自動加入某個分類?！癉estinationLibrary”下拉菜單指定了復(fù)制的目標(biāo)設(shè)計(jì)庫。圖2.8高級設(shè)計(jì)復(fù)制向?qū)Т翱趯哟螐?fù)制“Hierarchical”通過指定頂層單元，將一個頂層文件單元連同其中直接或間接引用的所有單元一起復(fù)制。精確層次復(fù)制“ExactHierarchy”與層次復(fù)制“Hierarchical”的功能基本相同。唯一不同的是，層次結(jié)構(gòu)復(fù)制時將包括這些單元中所有的“View”；而精確層次復(fù)制中只有指定單元的“View”會被復(fù)制?！癇yView”復(fù)制，將按照指定的過濾（Filter）選項(xiàng)復(fù)制某些設(shè)計(jì)單元?！癇yConfiguration”復(fù)制，將根據(jù)configview中的配置來選擇需要復(fù)制的單元和View。Edit→Rename：對設(shè)計(jì)庫進(jìn)行重新命名。Edit→RenameReferenceLibrary：對設(shè)計(jì)庫進(jìn)行重新命名的同時，還可用于批量修改設(shè)計(jì)中單元之間的引用。Edit→Deletebyview：在刪除設(shè)計(jì)庫管理器中的設(shè)計(jì)庫的同時，該菜單命令還提供了一個過濾器用于刪除設(shè)計(jì)庫中指定的“View”。Edit→AccessPermission：用來修改設(shè)計(jì)單元或者設(shè)計(jì)庫的所有權(quán)和權(quán)限。Edit→Catagories：包括對分類進(jìn)行建立、修改、刪除的命令。Edit→LibraryPaths：調(diào)用LibraryPathEditor，在LibraryPathEditor中可以刪除、添加設(shè)計(jì)庫或者對現(xiàn)有設(shè)計(jì)庫進(jìn)行屬性修改。View菜單View→Filter：顯示視圖的過濾。View→Refresh：刷新顯示。2.2.4電路圖編輯器（SchematicEditor）介紹模擬電路的設(shè)計(jì)主要是依靠電路圖編輯器（SchematicEditor）來完成的。電路圖編輯器是一個圖形化的界面，設(shè)計(jì)者可以方便地在窗口中添加器件、激勵源等完成電路的構(gòu)建。電路圖編輯器可以通過在CIW或者設(shè)計(jì)庫管理器中新建或打開單元的電路圖（Schematic）“View”打開，其基本界面如圖2.9所示。下面介紹電路圖編輯器的使用方法。圖2.9電路圖編輯器基本界面電路圖編輯器界面主要包括狀態(tài)欄、菜單欄、工具欄、工作區(qū)、鼠標(biāo)命令欄、提示欄。狀態(tài)欄：其內(nèi)容包括正在運(yùn)行的命令、選定的器件數(shù)、運(yùn)行狀態(tài)、仿真溫度和仿真器類型。菜單欄、工具欄：分別位于狀態(tài)欄下方和屏幕的左邊緣，里面的選項(xiàng)是電路設(shè)計(jì)中的命令。工作區(qū)：就是圖中黑色的部分，是用來繪制電路圖的部分，其中有網(wǎng)格顯示坐標(biāo)。鼠標(biāo)命令：提示鼠標(biāo)的左、中、右鍵分別對應(yīng)的命令。提示欄：顯示的是當(dāng)前命令的提示信息。下面重點(diǎn)介紹工具欄中的操作，我們在設(shè)計(jì)中主要通過這些操作來實(shí)現(xiàn)電路圖的繪制。這些操作也可以通過鍵盤快捷鍵來實(shí)現(xiàn)，但首先要保證快捷鍵文件已經(jīng)包含在.cdsinit文件中。1．保存分別是檢查完整性并保存（Check＆Save）、保存（Save）。鍵盤：X和S鍵分別是保存、檢查并保存。菜單欄：Design→Save/CheckandSave實(shí)現(xiàn)保存、檢查并保存。通常在繪制電路圖時會出現(xiàn)一些連接錯誤，如短路、斷路的情況。這時就需要依靠電路圖編輯器的檢查功能查找一些明顯的錯誤，所以一般應(yīng)使用檢查并保存選項(xiàng)，而不要強(qiáng)行保存。2．放大、縮小分別是放大和縮小功能。鍵盤：［鍵、］鍵、f鍵分別表示縮小、放大、適合屏幕。菜單欄：Window→Zoom→Zoomoutby2/Zoominby2表示縮小/放大，Window→Fit表示適合屏幕。3．拖動、復(fù)制分別是拖動和復(fù)制命令。鍵盤：c、m、M分別表示復(fù)制、拖動、移動。菜單欄：Edit→Copy/Stretch/Move分別表示復(fù)制、拖動、移動。這三個命令的操作基本相同：首先選定需要操作的電路部分，包括器件、連線、標(biāo)簽、端口等；然后調(diào)用命令；這時單擊確定基準(zhǔn)點(diǎn)；此時移動鼠標(biāo)發(fā)現(xiàn)選定部分隨鼠標(biāo)指針移動，移動量相當(dāng)于基準(zhǔn)點(diǎn)到現(xiàn)在指針?biāo)邳c(diǎn)之間的距離；再次單擊放下選定的電路或者按Esc鍵取消。在確定基準(zhǔn)點(diǎn)之后拖動的過程中，可以單擊F3鍵選擇詳細(xì)屬性。在3個命令中都有旋轉(zhuǎn)、鏡像、鎖定移動方向的選項(xiàng)；另外，在復(fù)制的Array選項(xiàng)中可以設(shè)置將選定部分復(fù)制為陣列形式；而在拖動的選項(xiàng)中可以選擇選定部分與其他部分連接線的走線方式。注意可以用鼠標(biāo)在工作區(qū)框選電路的一部分；按住Shift鍵框選表示追加部分；按住Ctrl鍵框選表示排除部分；可在同一個icfb中打開的不同電路圖之間使用復(fù)制和移動命令；拖動命令只能在當(dāng)前電路中使用。4．刪除、撤銷分別是刪除和撤銷命令。鍵盤：刪除和撤銷分別是Del鍵和u鍵。菜單欄：Edit→Delete/Undo。刪除的操作順序是：先選擇電路的一部分，然后調(diào)用刪除命令，選定部分將被刪除；或者先調(diào)用刪除命令，然后連續(xù)選中要刪除的器件，則選中的器件將被連續(xù)刪除。5．查看或修改器件屬性鍵盤：q鍵。菜單欄：Edit→Properties→Objects。首先選定電路的一部分，然后調(diào)用該命令，則會出現(xiàn)屬性對話框，如圖2.10所示。在應(yīng)用欄的第一個下拉菜單中可以選擇設(shè)置應(yīng)用范圍，可以只修改當(dāng)前器件（onlycurrent）、應(yīng)用于所有選定器件（allselected）或者所有的器件（all）；第二個下拉菜單可以選定需要修改的元素類型，是設(shè)置器件實(shí)例（instance）還是連接線（wiresegment）。不同的器件有不同的屬性特征，在“Modelname”以下的器件屬性按需要進(jìn)行修改即可。圖2.10器件屬性對話框6．調(diào)用器件鍵盤：i鍵。菜單欄：Add→Instance。調(diào)用該命令之后，顯示如圖2.11所示的選項(xiàng)對話框。圖2.11調(diào)用器件對話框在“Library”和“Cell”欄輸入需要引用的單元，也可以按“Browse”按鈕，打開一個設(shè)計(jì)庫瀏覽器，從中選擇希望引用的器件或者單元。輸入器件類型之后，窗口中將會出現(xiàn)一些器件的初始參數(shù)設(shè)置，可以在其中直接輸入需要的器件參數(shù)。7．添加連接線分別表示添加細(xì)連線和粗連線。鍵盤：w、W分別表示添加細(xì)連線和粗連線。菜單欄：添加細(xì)連線和粗連線分別是Add→Wire（Narrow）和Add→Wire（Wide）。調(diào)用命令后，在工作區(qū)單擊確定連線的第一個端點(diǎn)，然后拖動鼠標(biāo)，將看到連線的走線方式。此時右擊，可以在不同的走線方式之間切換。再次單擊，確定第二個端點(diǎn)，連接線被確定。在確定第二個端點(diǎn)之前，按F3鍵會調(diào)出詳細(xì)設(shè)置對話框，如圖2.12所示，其中可以設(shè)置走線方式、鎖定角度、線寬、顏色、線型這幾個選項(xiàng)。圖2.12連接線詳細(xì)設(shè)置對話框8．添加標(biāo)簽（Label）鍵盤：l鍵。菜單欄：Add→Label。調(diào)用命令之后，顯示如圖2.13所示的選項(xiàng)對話框。輸入標(biāo)簽名字之后，將鼠標(biāo)指向電路圖，則會出現(xiàn)隨鼠標(biāo)移動的標(biāo)簽；單擊后標(biāo)簽位置被確定。圖2.13添加標(biāo)簽對話框9．添加端口（Pin）鍵盤：p鍵；菜單欄：Add→Pin。調(diào)用命令后，將顯示如圖2.14所示的對話框。在該對話框中，可以輸入端口的名稱、輸入/輸出類型、是否為總線。圖2.14添加端口對話框10．重做鍵盤：U鍵。菜單欄：Edit→Redo，重新執(zhí)行最近一次的操作。2.2.5模擬設(shè)計(jì)環(huán)境（AnalogDesignEnvironment）介紹ADE是CadenceIC的圖形化仿真環(huán)境，電路圖完成后，都要通過這個界面進(jìn)行仿真參數(shù)設(shè)置，這是CadenceIC最重要的功能，也是本書講述的重點(diǎn)。我們可以用以下兩種方式打開ADE：在CIW窗口中選擇菜單“Tools”→“AnalogEnvironment”→“Simulation”，這樣打開的ADE窗口中沒有指定進(jìn)行仿真的電路；在電路編輯器中選擇菜單“Tools”→“AnalogEnvironment”，這時打開的ADE窗口中已經(jīng)設(shè)置為仿真調(diào)用ADE的電路圖。ADE的仿真界面如圖2.15所示。圖2.15ADE的仿真界面下面著重介紹采用ADE仿真的基本流程。1）打開仿真界面我們已經(jīng)完成了電路圖的繪制，并處于電路圖編輯器窗口中，在工具欄中選擇“Tools”→“AnalogEnvironment”命令，彈出AnalogDesignEnvironment對話框，如圖2.15所示。2）設(shè)置工藝庫模型在不同的設(shè)計(jì)中要采用不同特征尺寸的工藝庫，而且每個晶圓廠因?yàn)橹圃斓墓に嚫鞑幌嗤?，因此器件模型參?shù)也各有不同。設(shè)置工藝庫模型庫，可以在工具欄中選擇“Setup”→“ModelLibrarie”命令，打開如圖2.16所示窗口。圖2.16設(shè)置工藝庫模型對話框在該窗口中，可以在“ModelLibraryFile”欄輸入需要使用的工藝庫文件名，在“Section”欄輸入該模型文件中需要的工藝角（Section），如TT、SS、FF等。也可以單擊右下角的“Browse”按鈕，打開文件瀏覽器查找需要的工藝庫文件。在文件瀏覽器中選定需要的文件之后單擊“OK”按鈕，文件的路徑就會自動填在“ModelLibraryFile”欄，這時單擊“Add”按鈕，這個庫文件就被加入到中間的列表中。此時，可以繼續(xù)添加新的模型庫文件，也可以在模型庫文件列表中選擇一個或幾個對其做禁用、啟用、修改或刪除操作。3）設(shè)置變量我們在設(shè)計(jì)中經(jīng)常會對一些電路參數(shù)或者器件進(jìn)行掃描，以確定最優(yōu)值，因此經(jīng)常會在電路中定義一些變量作為參數(shù)。例如，可以將一個電阻值定義為R1，則R1就成為一個設(shè)計(jì)變量。這些設(shè)計(jì)變量在仿真中都需要賦值，否則仿真不能進(jìn)行。設(shè)置方法是：在工具欄上選擇“Variables”→“CopyfromCellView”命令，則電路圖中的設(shè)計(jì)變量自動出現(xiàn)在ADE設(shè)計(jì)變量框中。這時選擇“Variables”→“Edit”命令，或在ADE界面中雙擊任何一個變量或單擊按鈕，如圖2.17所示的窗口就會出現(xiàn)。在該窗口中可以完成對設(shè)計(jì)變量的添加、修改、刪除等操作。圖2.17設(shè)置變量對話框4）設(shè)置仿真分析在不同的設(shè)計(jì)中，根據(jù)不