電子技術(shù)及應(yīng)用項(xiàng)目八組合邏輯電路的分析和設(shè)計(jì)

工程八組合邏輯電路的分析和設(shè)計(jì)模塊1常用的中規(guī)模集成組合邏輯器件的應(yīng)用

模塊2實(shí)用組合邏輯電路的設(shè)計(jì)

模塊1常用的中規(guī)模集成組合邏輯

器件的應(yīng)用

學(xué)習(xí)內(nèi)容：

(1)組合邏輯電路的特點(diǎn)。

(2)組合邏輯電路的分析方法。

(3)組合邏輯電路的設(shè)計(jì)方法。

(4)常用的中規(guī)模集成組合邏輯電路的功能和使用方法。

(5)組合邏輯電路中的競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。學(xué)習(xí)問題：

(1)組合邏輯電路的主要特點(diǎn)是什么？

(2)怎樣分析一個(gè)組合邏輯電路？

(3)怎樣設(shè)計(jì)一個(gè)組合邏輯電路？

(4)什么叫編碼？什么叫編碼器？

(5)什么叫二—十進(jìn)制編碼器？

(6)一般編碼器輸入的編碼信號(hào)為什么是互相排斥的？而優(yōu)先編碼器是否也存在這個(gè)問題呢？為什么？

(7)什么叫譯碼？什么叫譯碼器？

(8)二進(jìn)制譯碼器、二—十進(jìn)制譯碼器、數(shù)碼顯示譯碼器之間有哪些主要區(qū)別？(9)什么叫數(shù)據(jù)選擇器？有什么用途？

(10)什么叫數(shù)據(jù)分配器？如何把譯碼器作為數(shù)據(jù)分配器來使用？

(11)什么叫半加器？什么叫全加器？它們各有什么特點(diǎn)？

(12)什么叫競(jìng)爭(zhēng)？什么叫冒險(xiǎn)？如何判別一個(gè)組合邏輯電路是否存在冒險(xiǎn)現(xiàn)象？

學(xué)習(xí)要求：

(1)了解組合邏輯電路的特點(diǎn)。

(2)掌握組合邏輯電路的分析方法。

(3)掌握組合邏輯電路的設(shè)計(jì)方法。

(4)掌握中規(guī)模集成組合邏輯電路(編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器、加法器)的功能和使用方法。

(5)了解組合邏輯電路中的競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。

任務(wù)1用4選1數(shù)據(jù)選擇器設(shè)計(jì)

三人表決電路

(一)任務(wù)要求

設(shè)計(jì)一邏輯電路供三人(A、B、C)表決使用。對(duì)于某個(gè)提案，如果贊成，那么表示為“1〞；如果不贊成，那么表示為“0〞?！?〞、“0〞用邏輯電平開關(guān)產(chǎn)生，表決結(jié)果用發(fā)光二極管LED來表示。如果多數(shù)贊成，提案通過，那么燈亮，Y=1；反之那么不亮，Y=0。

(二)元器件

雙4選1數(shù)據(jù)選擇器74LS153一片，620Ω電阻一個(gè)，發(fā)光二極管一個(gè)。

(三)74LS153芯片

74LS153為雙4選1數(shù)據(jù)選擇器，管腳排列如圖8-1-1所示，功能表如表8-1-1所示。G'為使能端，低電平有效；兩個(gè)數(shù)據(jù)選擇器有公共的地址端B、A，而數(shù)據(jù)輸入端(C0、C1、C2、C3)、輸出端(Y)和使能端都是各自獨(dú)立的。圖8-1-174LS153管腳排列圖表8-1-174LS153功能表(四)任務(wù)內(nèi)容

(1)根據(jù)設(shè)計(jì)要求列出真值表。

(2)寫出邏輯表達(dá)式。

(3)以74LS153為核心，畫出邏輯電路圖。

(4)在面包板上插裝出此電路，驗(yàn)證電路的功能是否符合設(shè)計(jì)要求。

(五)任務(wù)結(jié)論

根據(jù)測(cè)試與討論的結(jié)果，寫出實(shí)踐研究報(bào)告(目的、原理及方法、數(shù)據(jù)測(cè)試、分析及總結(jié))。 任務(wù)2用2線-4線譯碼器和門電路

設(shè)計(jì)故障指示電路

(一)任務(wù)要求

設(shè)計(jì)一個(gè)故障指示電路，要求：

(1)兩臺(tái)電動(dòng)機(jī)同時(shí)工作時(shí)，綠燈亮；

(2)一臺(tái)電動(dòng)機(jī)發(fā)生故障時(shí)，黃燈亮；

(3)兩臺(tái)電動(dòng)機(jī)同時(shí)發(fā)生故障時(shí)，紅燈亮。

(二)元器件

雙2線—4線譯碼器74LS139一片，74LS00與非門一片，620Ω電阻三個(gè)，發(fā)光二極管(紅、黃、綠)三個(gè)。

(三)74LS139芯片

74LS139為雙2線—4線譯碼，管腳排列如圖8-1-2所示，功能表如表8-1-2所示。G'為使能端，低電平有效；兩個(gè)數(shù)據(jù)選擇器數(shù)據(jù)輸入端(B、A)、輸出端(Y0、Y1、Y2、Y3)和使能端都是各自獨(dú)立的。圖8-1-274LS139管腳排列圖表8-1-274LS139功能表

(四)任務(wù)內(nèi)容

(1)根據(jù)設(shè)計(jì)要求列出真值表。

(2)寫出邏輯表達(dá)式。

(3)以74LS39為核心，畫出邏輯電路圖。

(4)在面包板上插裝出此電路，驗(yàn)證電路的功能是否符合設(shè)計(jì)要求。

(五)任務(wù)結(jié)論

根據(jù)測(cè)試與討論的結(jié)果，寫出實(shí)踐研究報(bào)告(目的、原理及方法、數(shù)據(jù)測(cè)試、分析及總結(jié))。

任務(wù)3用雙4選1數(shù)據(jù)選擇器74LS153 和門電路實(shí)現(xiàn)一位全加器

(一)任務(wù)要求

設(shè)計(jì)一位全加器，用74LS153和門電路實(shí)現(xiàn)。

(二)元器件

雙4選1數(shù)據(jù)選擇器74LS153一片，74LS00與非門一片，620Ω電阻一個(gè)，發(fā)光二極管兩個(gè)(紅：指示本位和；綠：指示向高位的進(jìn)位)。

(三)任務(wù)內(nèi)容

(1)根據(jù)設(shè)計(jì)要求列出真值表。

(2)寫出邏輯表達(dá)式。

(3)以74LS153為核心，畫出邏輯電路圖。

(4)在面包板上插裝出此電路，驗(yàn)證電路的功能是否符合設(shè)計(jì)要求。

(四)任務(wù)結(jié)論

根據(jù)測(cè)試與討論的結(jié)果，寫出實(shí)踐研究報(bào)告(目的、原理及方法、數(shù)據(jù)測(cè)試、分析及總結(jié))?！灸K理論指導(dǎo)】

1.模塊根本要求

掌握組合邏輯電路的分析與設(shè)計(jì)方法；常用的中規(guī)模集成組合邏輯器件的功能及使用方法。

理解常用的中規(guī)模集成組合邏輯器件的工作原理。

了解組合邏輯電路的競(jìng)爭(zhēng)—冒險(xiǎn)現(xiàn)象及其產(chǎn)生的原因，消除競(jìng)爭(zhēng)—冒險(xiǎn)現(xiàn)象的方法。

2.模塊重點(diǎn)和難點(diǎn)

重點(diǎn)組合邏輯電路的分析與設(shè)計(jì)方法；常用的中規(guī)模集成組合邏輯器件的功能及使用方法。

難點(diǎn)組合邏輯電路的競(jìng)爭(zhēng)—冒險(xiǎn)現(xiàn)象的判別及消除方法。3.模塊知識(shí)點(diǎn)

1)組合邏輯電路的特點(diǎn)

由門電路組合而成，電路在任一時(shí)刻的輸出狀態(tài)只取決于該時(shí)刻輸入狀態(tài)的組合，而與電路原來的狀態(tài)無關(guān)，即沒有記憶功能。

2)組合邏輯電路的分析方法

分析組合邏輯電路的目的是為了了解電路的邏輯功能。分析步驟如下：

(1)根據(jù)給定的組合邏輯電路，由輸入到輸出逐級(jí)寫出各級(jí)門電路的表達(dá)式，最后求出電路輸出對(duì)輸入的邏輯表達(dá)式。(2)列出輸入變量的所有取值組合，代入邏輯函數(shù)式中求輸出，得到邏輯函數(shù)的真值表。

(3)根據(jù)真值表分析組合邏輯電路邏輯功能。

3)組合邏輯電路的設(shè)計(jì)方法

組合邏輯電路的設(shè)計(jì)，就是根據(jù)邏輯功能要求，設(shè)計(jì)出能實(shí)現(xiàn)該功能的最正確電路。設(shè)計(jì)步驟如下：

(1)由設(shè)計(jì)要求確定輸入變量和輸出變量及它們之間的邏輯關(guān)系，列出真值表。

(2)由真值表寫出輸出邏輯式，它實(shí)際上為標(biāo)準(zhǔn)與或表達(dá)式，即最小項(xiàng)表達(dá)式。(3)根據(jù)所采用的邏輯器件對(duì)邏輯表達(dá)式進(jìn)行化簡(jiǎn)和變換，一般用卡諾圖法或代數(shù)法進(jìn)行化簡(jiǎn)。

(4)根據(jù)邏輯表達(dá)式畫出邏輯電路圖。

4)常用的中規(guī)模集成組合邏輯器件

(1)編碼器。將二進(jìn)制數(shù)按一定規(guī)那么組成代碼表示特定對(duì)象的過程，稱為編碼。能實(shí)現(xiàn)編碼功能的邏輯電路稱為編碼器。常用的編碼器有二進(jìn)制編碼器、二—十進(jìn)制編碼器(又稱為10線/4線編碼器)，其功能和特點(diǎn)如表8-1-3所示。表8-1-3編碼器功能和特點(diǎn)(2)譯碼器。將二進(jìn)制代碼表示的特定信號(hào)按原意翻譯出來的過程，稱為譯碼，它是編碼的逆過程。實(shí)現(xiàn)譯碼功能的邏輯電路，稱為譯碼器。常用的有二進(jìn)制譯碼器、二—十進(jìn)制譯碼器(又稱為4線/10線譯碼器)和顯示譯碼器(又稱為4線/7線譯碼器)，其功能和特點(diǎn)如表8-1-4所示。表8-1-4譯碼器功能和特點(diǎn)二進(jìn)制譯碼器可構(gòu)成組合邏輯函數(shù)發(fā)生器，方法如下：

①當(dāng)二進(jìn)制譯碼器輸出高電平有效時(shí)，每個(gè)輸出為輸入變量的一個(gè)最小項(xiàng)，如2線/4線譯碼器的四個(gè)輸出表達(dá)式分別為

構(gòu)成函數(shù)發(fā)生器時(shí)，邏輯函數(shù)包含的最小項(xiàng)用相應(yīng)的輸出附加或門即可。②當(dāng)二進(jìn)制譯碼器輸出低電平有效時(shí)，每個(gè)輸出為輸入變量的一個(gè)最小項(xiàng)的非，如2線/4線譯碼器的四個(gè)輸出表達(dá)式分別為

構(gòu)成函數(shù)發(fā)生器時(shí)，邏輯函數(shù)包含的最小項(xiàng)用相應(yīng)的輸出附加與非門即可。(3)數(shù)據(jù)選擇器和分配器。

①數(shù)據(jù)選擇器。數(shù)據(jù)選擇器可根據(jù)地址碼的要求，從多個(gè)輸入信號(hào)(數(shù)據(jù))中選擇其中一路送到輸出端。四選一的數(shù)據(jù)選擇器需有2位地址碼，共有22=4種不同的組合，每一種組合可選擇對(duì)應(yīng)的一路輸入數(shù)據(jù)輸出；而八選一的數(shù)據(jù)選擇器需3位地址碼，其余類推。

下面以圖8-1-3所示的四選一數(shù)據(jù)選擇器為例，說明它的功能，D0～D3為輸入數(shù)據(jù)，A1A0為地址碼，輸出為Y，那么圖8-1-3四選一選擇器由上式可看出，當(dāng)輸入數(shù)據(jù)全部為高電平1時(shí)，輸出為輸入地址變量全部最小項(xiàng)的和，因此，用數(shù)據(jù)選擇器可很方便地實(shí)現(xiàn)單輸出組合邏輯函數(shù)。具體方法是：

·假設(shè)邏輯函數(shù)的變量個(gè)數(shù)和數(shù)據(jù)選擇器的地址碼位數(shù)相同，那么邏輯函數(shù)的表達(dá)式中包含數(shù)據(jù)選擇器地址變量的某個(gè)最小項(xiàng)時(shí)，那么相應(yīng)的數(shù)據(jù)取1，即Di=1；否那么Di=0。

·假設(shè)邏輯函數(shù)的變量個(gè)數(shù)大于數(shù)據(jù)選擇器的地址碼位數(shù)，那么需要?jiǎng)e離變量。②數(shù)據(jù)分配器。數(shù)據(jù)分配器根據(jù)地址碼的要求，將一路輸入數(shù)據(jù)分配到指定輸出通道上，又稱多路分配器。四路分配器需有2位地址碼，每一種組合可將輸入數(shù)據(jù)送到相應(yīng)的輸出端；而8路分配器需3位地址碼，其余類推。如將譯碼器的使能端作為數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端作為地址碼的輸入端使用時(shí)，那么譯碼器便成為一個(gè)數(shù)據(jù)分配器。

下面以圖8-1-4所示的四路分配器為例，說明它的功能。D為輸入數(shù)據(jù)，A1A0為地址碼，Y0～Y3為數(shù)據(jù)輸出端，那么圖8-1-4四路分配器(4)加法器和數(shù)值比較器。

①半加器：只考慮兩個(gè)1位二進(jìn)制數(shù)相加，而不考慮來自低位的進(jìn)位，如圖8-1-5所示。

②全加器：不僅考慮兩個(gè)1位二進(jìn)制數(shù)相加，而且還考慮來自低位的進(jìn)位，如圖8-1-6所示。1位全加器可實(shí)現(xiàn)1位二進(jìn)制數(shù)相加，假設(shè)進(jìn)行多位二進(jìn)制數(shù)相加，那么需將多個(gè)全加器級(jí)聯(lián)組成多位加法器。串行進(jìn)位加法器高位必須等到低位運(yùn)算完成后才能進(jìn)行運(yùn)算，因此運(yùn)算速度比較慢；而超前進(jìn)位加法器各級(jí)進(jìn)位是同時(shí)完成的，因此運(yùn)算速度快。圖8-1-6全加器圖8-1-5半加器(5)數(shù)值比較器。數(shù)值比較器能夠判斷兩個(gè)多位二進(jìn)制數(shù)的大小或是否相等。

兩個(gè)多位二進(jìn)制數(shù)比較時(shí)，應(yīng)從高位到低位逐位進(jìn)行比較。高位相等時(shí)，才需要比較低位，當(dāng)比較到某一位數(shù)值不等時(shí)，其結(jié)果便為兩個(gè)多位二進(jìn)制數(shù)的大小比較結(jié)果；假設(shè)從高位到低位都相等，那么這兩個(gè)數(shù)相等。

5)組合邏輯電路中的競(jìng)爭(zhēng)和冒險(xiǎn)

(1)競(jìng)爭(zhēng)。由于信號(hào)通過連線和集成門時(shí)都有一定的時(shí)間延遲，可能會(huì)造成同一個(gè)門的各個(gè)信號(hào)到達(dá)此門的時(shí)間有先有后，產(chǎn)生了一定的時(shí)間差，這種現(xiàn)象稱為競(jìng)爭(zhēng)。

(2)冒險(xiǎn)。由于競(jìng)爭(zhēng)的存在，使輸出端產(chǎn)生的不應(yīng)有的尖峰干擾脈沖的現(xiàn)象，稱為冒險(xiǎn)。在組合邏輯電路中，競(jìng)爭(zhēng)是普遍存在的。競(jìng)爭(zhēng)產(chǎn)生的尖峰干擾脈沖有可能會(huì)破壞電路的正常邏輯功能。

(3)冒險(xiǎn)現(xiàn)象的判斷。當(dāng)邏輯函數(shù)的輸出表達(dá)式在一定條件下能化簡(jiǎn)為 或 的形式時(shí)，那么說明電路存在冒險(xiǎn)現(xiàn)象。

(4)消除冒險(xiǎn)現(xiàn)象的方法：

①加選通脈沖。

②輸出端加濾波電容。

③修改邏輯設(shè)計(jì)。

模塊2實(shí)用組合邏輯電路的設(shè)計(jì)

學(xué)習(xí)內(nèi)容：

了解實(shí)用組合邏輯電路的設(shè)計(jì)方法。

學(xué)習(xí)問題：

本模塊任務(wù)1中，假設(shè)要求有人搶答的瞬間，有一個(gè)5s左右的聲響提示，該功能應(yīng)該如何實(shí)現(xiàn)？

學(xué)習(xí)要求：

掌握實(shí)用組合邏輯電路的設(shè)計(jì)過程。

任務(wù)改進(jìn)的四人搶答電路

(一)任務(wù)要求

四人(A、B、C、D)參加搶答，臺(tái)位分別為1、2、3、4。搶答前，主持人先清零；搶答開始，哪位選手先按下?lián)尨鸢粹o，七段數(shù)碼顯示器顯示其臺(tái)位號(hào)，在下一輪搶答開始前，此顯示應(yīng)能保持下來，即此后再有其他選手再按其他按鈕，也不起作用，本輪搶答完畢后，主持人清零，進(jìn)入下一輪搶答。

(二)元器件

CD4042鎖存器一片,74LS00兩輸入與非門一片,74LS20四輸入與非門一片，74LS47譯碼器一片，七段數(shù)碼管顯示器一個(gè)，按鈕五個(gè)、電阻假設(shè)干。

(三)芯片識(shí)別

1.CD4042芯片

CD4042為四路D鎖存器，其管腳排列如圖8-2-1所示，功能表如表8-2-1所示，E0、E1為控制端，D0～D3為置數(shù)端,O0～O3為觸發(fā)器的Q輸出端， 為觸發(fā)器的Q輸出端，E0與E1相同時(shí)置數(shù)，相異時(shí)保持。圖8-2-1CD4042管腳排列圖表8-2-1CD40