EDA課設(shè)停車場(chǎng)定位顯示系統(tǒng)

目錄TOC\o"1-5"\h\z概述 1\o"CurrentDocument"設(shè)計(jì)背景和意義 1\o"CurrentDocument"設(shè)計(jì)任務(wù) 1\o"CurrentDocument"設(shè)計(jì)要求 1\o"CurrentDocument"原理設(shè)計(jì)及層次劃分 2\o"CurrentDocument"工作原理 2層次劃分 2\o"CurrentDocument"軟件設(shè)計(jì) 4分組模塊代碼設(shè)計(jì) 4顯示模塊代碼設(shè)計(jì) 5頂層模塊原理圖設(shè)計(jì) 6\o"CurrentDocument"仿真及測(cè)試 7\o"CurrentDocument"分組模塊仿真 7\o"CurrentDocument"顯示模塊仿真 7\o"CurrentDocument"頂層模塊仿真 8\o"CurrentDocument"總結(jié) 9\o"CurrentDocument"參考文獻(xiàn) 10概術(shù)設(shè)計(jì)背景和意義EDA技術(shù)是先進(jìn)的電子設(shè)計(jì)手段，是電子工程的必備知識(shí)。然而，隨著新世紀(jì)經(jīng)濟(jì)持續(xù)快速發(fā)展，私人購車量大幅提高。龐大的車輛系統(tǒng)給我們?nèi)粘Ｉ顜砗芏鄦栴}。首先要面對(duì)的就是車輛停置的有效管理。在停車場(chǎng)管理中，停車場(chǎng)的土地資源是有限的，因此在停車場(chǎng)土地資源的有效利用也就相當(dāng)重要。設(shè)計(jì)合理和完善的車位顯示管理系統(tǒng)是很必要的。本課題為停車場(chǎng)停車位顯示系統(tǒng)設(shè)計(jì)，其中包括：傳感器的選用、FPGA處理芯片的選定和系統(tǒng)功能程序的設(shè)計(jì)。其中傳感器是用來測(cè)量車位上是否有車，處理芯片對(duì)傳感器測(cè)量數(shù)據(jù)進(jìn)行分析。當(dāng)某個(gè)車位駛?cè)胍惠v車,則傳感器接收到信息并輸出,經(jīng)過處理芯片對(duì)信號(hào)進(jìn)行分析處理，并且輸出顯示。在整個(gè)設(shè)計(jì)中停車位信息的傳輸是關(guān)鍵，車位信息檢測(cè)和傳輸用到傳感器，因而傳感器的選用是設(shè)計(jì)的入口。設(shè)計(jì)任務(wù)設(shè)計(jì)一個(gè)有64個(gè)停車位的停車場(chǎng)，要求：（1） 用8x8點(diǎn)陣表示停車場(chǎng)的64個(gè)車位，燈點(diǎn)亮表示該車位為空，燈熄滅表示該車位有車。（2） 車能夠自由地停在任何空的停車位上，任何停車位上的車都可以離開停車場(chǎng)。（3） 停車場(chǎng)的初態(tài)是所有車位都沒有車。設(shè)計(jì)要求利用所學(xué)的EDA設(shè)計(jì)方法設(shè)計(jì)停車場(chǎng)停車位顯示系統(tǒng)，熟練使用使用QUARTUSII應(yīng)用軟件，進(jìn)一步學(xué)習(xí)使用VHDL語言、原理圖等EDA設(shè)計(jì)方法進(jìn)行綜合題目的方法。調(diào)試底層模塊，并時(shí)序仿真。設(shè)計(jì)頂層模塊，并時(shí)序仿真。按要求撰寫課程設(shè)計(jì)報(bào)告原理設(shè)計(jì)及層次劃分工作原理

本課題為停車場(chǎng)停車位顯示系統(tǒng)設(shè)計(jì)，首先要解決的是停車位車輛狀態(tài)信息的檢測(cè)和傳輸，然后對(duì)檢測(cè)信號(hào)進(jìn)行分析處理，最后將車位狀態(tài)信息顯示。這里我用到位置傳感器對(duì)車位信息進(jìn)行檢測(cè)，所以要在8*8停車場(chǎng)共64個(gè)停車位每個(gè)停車位安一個(gè)“車位傳感器”，利用傳感器檢測(cè)停車場(chǎng)停車位停車狀態(tài)，傳感器檢測(cè)到的信號(hào)通過總線送進(jìn)FPGA鎖存后進(jìn)行信息處理，最終通過顯示器件將停車位狀態(tài)信息顯示。系統(tǒng)設(shè)計(jì)框圖如圖3.1所示。64個(gè)傳感器并行信號(hào)輸入FPGA進(jìn)行鎖存，由分組模塊程序?qū)λ行盘?hào)進(jìn)行分組8個(gè)一組，共8組。8組分組信號(hào)進(jìn)入顯示模塊進(jìn)行行和列掃描。整個(gè)設(shè)計(jì)方案分兩個(gè)大模塊：分組模塊和掃描顯示模塊。傳0感1器2檢3測(cè)4到.的.信.號(hào)6364傳0感1器2檢3測(cè)4到.的.信.號(hào)6364個(gè)并行信號(hào)| AFPGACLK0~78~15分組16~2324~3132~3940~4748~55掃描輸出圖2.1系統(tǒng)設(shè)計(jì)方案框圖系統(tǒng)設(shè)計(jì)總共分兩個(gè)大模塊：分組模塊和顯示模塊；分組模塊電路功能是對(duì)8*8點(diǎn)陣的64個(gè)信號(hào)進(jìn)行分組，每8個(gè)信號(hào)一組，總共8組；顯示模塊的輸入是分組模塊分組后的輸出信號(hào)，用來顯示掃描后的行、列的位置，從而完成對(duì)8*8點(diǎn)陣停車車位狀態(tài)信息的顯示。QUARTUSII支持功能和時(shí)序仿真。功能仿真用于大型設(shè)計(jì)編譯適配之前的仿真，而時(shí)序仿真則是再編譯適配生成時(shí)序信息文件之后進(jìn)行的仿真。系統(tǒng)仿真分以下步驟：（1）建立仿真波形；（2）設(shè)置輸入信號(hào)仿真波形；3）運(yùn)行仿真器進(jìn)行仿真。層次劃分（1）分組模塊頂層圖設(shè)計(jì)如圖2.2所示，所有傳感器的輸出都接到系統(tǒng)電路的輸入總線din[63...O],共64個(gè)輸入端口。在CLK時(shí)鐘驅(qū)動(dòng)下，LOCK對(duì)64個(gè)傳感器輸入信號(hào)進(jìn)行鎖存然后系統(tǒng)電路開始工

作對(duì)輸入信號(hào)進(jìn)行分組，具體分為qoutO?qout7共8組，每組8個(gè)。以上提到的LOCK鎖存信號(hào)，其實(shí)也就是動(dòng)態(tài)掃描的掃描頻率信號(hào)，它決定了系統(tǒng)的掃描頻率。CL.KLOCKDIN[0..63]QOUT[0..7]CL.KLOCKDIN[0..63]QOUT[0..7]QOUT[a.l5]QOUT[16..23]QOUT[24..B1]QOUIL32..39]QOUT[40.l47]QOUT[48..55]QOUT[56..63]圖2.2分組模塊頂層圖2）顯示模塊頂層圖設(shè)計(jì)如圖2.3所示dinO?din7為上級(jí)分組模塊分組后的八組信號(hào)，進(jìn)入模塊進(jìn)行動(dòng)態(tài)掃描；

輸出hang,lie分別是行和列的輸出信號(hào)。動(dòng)態(tài)掃描是對(duì)8行8列傳感器信號(hào)進(jìn)行掃描，首

先掃描輸出第0行的值，然后掃描0?7列值對(duì)應(yīng)輸出；接著掃描輸出第1行,再掃描第0?

7列；就這樣依次掃描輸出。對(duì)應(yīng)的dinO?din7為八組并行輸入信號(hào)，每組8位；hang,lie分別是行和列的位置輸出都為8個(gè)數(shù)據(jù)，對(duì)應(yīng)64個(gè)點(diǎn)。DIN[°門]DIN[3..15]CLKDIN[16..23] 門…葉」小HANG7..0]DIN[24.31]LJE[7..O1 [DIN[32.39]DIN[40.47]DIN[4S..55]DIN[56..63J圖2.3顯示模塊頂層圖軟件設(shè)計(jì)3.1分組模塊代碼設(shè)計(jì)libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfenzuisport(clk:instd_logic;lock:instd_logic;din:instd_logic_vector(63downto0);qout0,qout1,qout2,qout3,qout4,qout5,qout6,qout7:outstd_logic_vector(7downto0));end;architecturebehaveoffenzuissignaltemp:std_logic_vector(63downto0);beginprocess(clk,din)beginiflock='1'thentemp<=din;elsif(clk'eventandclk='1')thenqout0<=temp(7downto0);qout1<=temp(15downto8);qout2<=temp(23downto16);qout3<=temp(31downto24);qout4<=temp(39downto32);qout5<=temp(47downto40);qout6<=temp(55downto48);qout7<=temp(63downto56);endif;endprocess;end;3.2顯示模塊代碼設(shè)計(jì)libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitydisplayisport(clk:instd_logic;din0,din1,din2,din3,din4,din5,din6,din7:instd_logic_vector(7downto0);hang:outstd_logic_vector(7downto0);lie:outstd_logic_vector(7downto0));end;architecturebehaveofdisplayissignalh_count,l_count:std_logic_vector(2downto0);signalco:std_logic;beginprocess(clk,din0,din1,din2,din3,din4,din5,din6,din7)beginif(clk'eventandclk='1')thenif(l_count<7)thenl_count<=l_count+1;co<='0';elsel_count<="000";co<='1';endif;endif;casel_countiswhen"000"=>lie<="11111110";when"001"=>lie<="11111101";when"010"=>lie<="11111011";when"011"=>lie<="11110111";when"100"=>lie<="11101111";when"101"=>lie<="11011111";when"110"=>lie<="10111111";when"111"=>lie<="01111111";whenothers=>null;endcase;endprocess;process(co)beginifco'eventandco='1'thenif(h_count<7)thenh_count<=h_count+1;elseh_count<="000";endif;endif;

caseh_countiswhen"000"=>hang<=din0;when"001"=>hang<=din1;when"010"=>hang<=din2;when"011"=>hang<=din3;when"100"=>hang<=din4;when"101"=>hang<=din5;when"110"=>hang<=din6;when"111"=>hang<=din7;whenothers=>null;endcase;endprocess;end;頂層模塊原理圖設(shè)計(jì)(WutS{7..i]|Q]utE{7..iJ|aciut7[?,..iJ]圖(WutS{7..i]|Q]utE{7..iJ|aciut7[?,..iJ]圖3.1頂層模塊原理圖QCILECp..l]|9iut1[7..iJ]qciul2[7..i]]qaut4[7..iJ]Sr0[7..0]■2J7..0]■卑.0]專叩.0]hargp..O]甌444仿真及測(cè)試分組模塊仿真圖4.1分組模塊仿真圖由圖4.1分析可知，64bit的din信號(hào)在lock的時(shí)鐘到來時(shí)被鎖存，然后在elk的時(shí)鐘下被分組到qoutO~qout7。顯示模塊仿真MasterTimeBar15.075ns Ftiirtef."18396ns1"曰曲1GS49ris-StartEridtMasterTimeBar15.075ns Ftiirtef."18396ns1"曰曲1GS49ris-StartEridtVallLS15Cf圖4.2顯示模塊仿真圖如圖4.2所示在elk信號(hào)的驅(qū)動(dòng)下d0到d7的信號(hào)被分時(shí)掃描到hang輸出，同時(shí)從lie輸出點(diǎn)陣的列選信號(hào)。由此可以控制8*8點(diǎn)陣車位狀態(tài)顯示的相關(guān)信息。頂層模塊仿真

SlaitEndt￥■ascasiai-MOBRE!!7FFEElLd田:1kdin.hang礙Ap?工r?ro.onsm-n.、nnpi.-IXSlaitEndt￥■ascasiai-MOBRE!!7FFEElLd田:1kdin.hang礙Ap?工r?ro.onsm-n.、nnpi.-IXr-tXr?- : ::撫Z\1?>p?yrf 打］AMasleiTim匕Bar:6543nsInleiyd:50.36n&15.075ns彳?內(nèi)襯比H95圧Lock圖4.3頂層模塊仿真圖如圖4.2所示，用頂層模塊將兩個(gè)底層模塊連接，在elk信號(hào)的驅(qū)動(dòng)下d0到d7的信號(hào)被分時(shí)掃描到hang輸出，同時(shí)從lie輸出點(diǎn)陣的列選信號(hào)。由此可以控制8*8點(diǎn)陣車位狀態(tài)顯示的相關(guān)信息。5總結(jié)本課題所涉及的領(lǐng)域不論是集成運(yùn)放本身，還是FPGA芯片設(shè)計(jì)都是極具挑戰(zhàn)性的。由于VHDL語言的欠缺，在課題開始之初遇到了較大的困難。通過研讀專業(yè)書籍，翻閱有關(guān)文獻(xiàn)資料，對(duì)這一設(shè)計(jì)課題有了進(jìn)一步認(rèn)識(shí)。在理論學(xué)習(xí)的同時(shí)，通過仔細(xì)分析參考設(shè)計(jì)，并結(jié)合課題要求，對(duì)設(shè)計(jì)整體思路有了較清晰的構(gòu)建。借助一系列EDA軟件，使用VHDL語言軟件編程。FPGA是具有強(qiáng)大功能的一種芯片°FPGA（現(xiàn)場(chǎng)可編程門陣列）是專用集成電路（ASIC）中集成度最高的一種，用戶可對(duì)FPGA內(nèi)部的邏輯模塊和I/O模塊重新配置，以實(shí)現(xiàn)用戶的邏輯，因而也被用于對(duì)CPU的模擬。用戶對(duì)FPGA的編程數(shù)據(jù)放在Flash芯片中，通過上電加載到FPGA中，對(duì)其進(jìn)行初始化。也可在線對(duì)其編程，實(shí)現(xiàn)系統(tǒng)在線重構(gòu)，這一特性可以構(gòu)建一個(gè)根據(jù)計(jì)算任務(wù)不同而實(shí)時(shí)定制的CPU,這是當(dāng)今研究的熱門領(lǐng)域。本設(shè)計(jì)主要完成了以下工作：（1）介紹了FPGA的原理及其應(yīng)用。（2）介紹了VHDL語言及其應(yīng)用。（3）實(shí)現(xiàn)傳感器對(duì)被測(cè)物的位置檢測(cè)。（4）用硬件描述語言完成了點(diǎn)陣顯示電路的設(shè)計(jì)。知識(shí)的膨脹和更新給我們帶來了巨大的壓力，如何更好的學(xué)習(xí)和掌握所學(xué)的知識(shí)以及把知識(shí)運(yùn)用在實(shí)際的應(yīng)用中是我們需要解決的一個(gè)重要問題。這次畢業(yè)設(shè)計(jì)就給了我們一個(gè)理論和實(shí)際相結(jié)合的應(yīng)用機(jī)會(huì)。實(shí)際運(yùn)用對(duì)于大學(xué)生特別是工科大學(xué)生的實(shí)際工作能力的培養(yǎng)起到至關(guān)重要的作用。實(shí)際運(yùn)用的實(shí)踐有利于我們對(duì)知識(shí)的更深理解掌握和創(chuàng)新能力的培養(yǎng)。這次畢業(yè)設(shè)計(jì)不僅鍛煉了我們針對(duì)實(shí)際問題進(jìn)行電子設(shè)計(jì)制作的能力，而且對(duì)于我們專業(yè)基礎(chǔ)課程的學(xué)習(xí)起到了積極的促進(jìn)作用。在畢業(yè)設(shè)計(jì)的過程中我們學(xué)習(xí)和熟悉了當(dāng)今先進(jìn)電子器件的應(yīng)用、各類電路的設(shè)計(jì)方法和最新的電路設(shè)計(jì)手段如計(jì)算機(jī)輔助設(shè)計(jì)及計(jì)算機(jī)電路仿真，開闊了我們的視野，強(qiáng)化了我們的工程概念。6參考文獻(xiàn)潘松，黃繼業(yè)，EDA技術(shù)實(shí)用教程（第二版），科學(xué)出版社，2002年魏永廣，現(xiàn)代傳感技術(shù)，東北大學(xué)