EDA4路智能搶答器課設(shè)說(shuō)明書

TOC\o"1-5"\h\z引言 1\o"CurrentDocument"1智能搶答器設(shè)計(jì) 3\o"CurrentDocument"設(shè)計(jì)的目的 3\o"CurrentDocument"設(shè)計(jì)的基本內(nèi)容 3\o"CurrentDocument"2VHDL及QuartusII軟件介紹 4\o"CurrentDocument"2.1硬件描述語(yǔ)言——VHDL 4\o"CurrentDocument"VHDL的簡(jiǎn)介 4\o"CurrentDocument"VHDL語(yǔ)言的特點(diǎn)及優(yōu)點(diǎn) 4\o"CurrentDocument"QuartusII軟件的應(yīng)用 6\o"CurrentDocument"3搶答器總體設(shè)計(jì) 8\o"CurrentDocument"3.1功能分析 8\o"CurrentDocument"整體設(shè)計(jì)思想 8\o"CurrentDocument"分頻模塊設(shè)計(jì) 9\o"CurrentDocument"復(fù)位模塊設(shè)計(jì) 9搶答模塊設(shè)計(jì) 10\o"CurrentDocument"倒計(jì)時(shí)模塊設(shè)計(jì) 12\o"CurrentDocument"硬件下載驅(qū)動(dòng) 14\o"CurrentDocument"4心得體會(huì) 15\o"CurrentDocument"參考文獻(xiàn) 16\o"CurrentDocument"附錄一 17附錄二 23引言數(shù)字電路主要是基于兩個(gè)信(號(hào)我們可以簡(jiǎn)單的說(shuō)是有電壓和無(wú)電)壓，用數(shù)字信號(hào)完成對(duì)數(shù)字量進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算的電路我們稱之為數(shù)字電它路具，有邏輯運(yùn)算和邏輯處理等功能，數(shù)字電路可分為組合邏輯電路和時(shí)序邏輯電路。EDA技術(shù)又稱電子設(shè)計(jì)自動(dòng)化它是為解決自動(dòng)控制系統(tǒng)設(shè)計(jì)而提出的，70年代經(jīng)歷了計(jì)算機(jī)輔助設(shè)計(jì)(CAD)，計(jì)算機(jī)輔助工程(CAE)，電子系統(tǒng)設(shè)計(jì)自動(dòng)化(ESDA)3個(gè)階段。前兩個(gè)階段的DA產(chǎn)品都只是個(gè)別或部分的解決了電子產(chǎn)品設(shè)計(jì)中的工程問(wèn)題；第三代EDA工具根據(jù)工程設(shè)計(jì)中的瓶頸和矛盾對(duì)設(shè)計(jì)數(shù)據(jù)庫(kù)實(shí)現(xiàn)了統(tǒng)一管理，并提出了并行設(shè)計(jì)環(huán)境概念，提供了獨(dú)立于工藝和廠家的系統(tǒng)級(jí)的設(shè)計(jì)工具VHDL(VERYHIGHSPEEDINTEGRATEDCIRCUITHARDWAREDESCRIPTIONLANGUAGE)語(yǔ)言最早是有美國(guó)國(guó)防部提出的，它支持行為領(lǐng)域和結(jié)構(gòu)領(lǐng)域的硬件描述，并且可以從最抽象的系統(tǒng)級(jí)一直到最精確的邏輯在級(jí)描，述數(shù)字系統(tǒng)時(shí)，可以使用前后一致的語(yǔ)義和語(yǔ)法跨越多個(gè)層次并，且使用跨越多個(gè)級(jí)別的混合描述模擬該系統(tǒng)。因此，它可以由高層次行為描述子系統(tǒng)及低層次詳細(xì)實(shí)現(xiàn)子系統(tǒng)所組成的系統(tǒng)模擬。它有兩個(gè)版本EEEStdl076-1987[LRM8和IEEEStdl076-1993[LRM93]他們并不完全兼容，但做一些修改就可以兼容了。許多公司都為VHDL開發(fā)出了編譯和仿真軟件其中Max+plusII或?qū)懗蒑axplus2,或MP2)是Altera公司推出的的第三代LD開發(fā)系統(tǒng)Altera第四代PLD開發(fā)系統(tǒng)被稱為：QuartusII主要用于設(shè)計(jì)新器件和大規(guī)模PLD/FPGA).使用MAX+PLUSI啲設(shè)計(jì)者不需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)。設(shè)計(jì)者可以用自己熟悉的設(shè)計(jì)(如工原具理圖輸入或硬件描述語(yǔ)言建立設(shè)計(jì),MAX+PLUSII^把這些設(shè)計(jì)轉(zhuǎn)自動(dòng)換成最終所需的格式。其設(shè)計(jì)速度非常快。對(duì)于一般幾千門的電路設(shè)計(jì)，使JAX+PLUSII從設(shè)計(jì)輸入到器件編程完畢3用戶拿到設(shè)計(jì)好的邏輯電路大3約只需幾小時(shí)。設(shè)計(jì)處理一般在數(shù)分鐘內(nèi)內(nèi)完成。特別是在原理圖輸入等方面。EDA技術(shù)是在電子2AD技術(shù)基礎(chǔ)上發(fā)展起來(lái)的計(jì)算機(jī)軟件系統(tǒng)3旨以計(jì)算機(jī)為工作平臺(tái)3融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果進(jìn)3行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。利用DA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)3大量工作可以通過(guò)計(jì)算機(jī)完成并3可以將電子產(chǎn)品從電路設(shè)計(jì)性、能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過(guò)程在計(jì)算機(jī)上自動(dòng)處理完成?，F(xiàn)在對(duì)A的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都在DA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過(guò)程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及至EDA技術(shù)。本文所指的EDA技術(shù)，主要針對(duì)電子電路設(shè)計(jì)PCB設(shè)計(jì)和IC設(shè)計(jì)。EDA設(shè)計(jì)可分為系統(tǒng)級(jí)、電路級(jí)和物理實(shí)現(xiàn)級(jí)。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。1智能搶答器設(shè)計(jì)設(shè)計(jì)的目的本次設(shè)計(jì)的目的就是在掌握DA實(shí)驗(yàn)開發(fā)系統(tǒng)的初步使用基礎(chǔ)上,解EDA技術(shù)，了解并掌握VHDL硬件描述語(yǔ)言的設(shè)計(jì)方法和思想，通過(guò)學(xué)習(xí)VHDL語(yǔ)言結(jié)合電子電路的設(shè)計(jì)知識(shí)理論聯(lián)系實(shí)際，掌握所學(xué)的課程知識(shí)，學(xué)HDL基本單元電路的綜合設(shè)計(jì)應(yīng)用。通過(guò)對(duì)智力競(jìng)賽搶答器的設(shè)計(jì)鞏，固和綜合運(yùn)用所學(xué)課程理，論聯(lián)系實(shí)際，提高設(shè)計(jì)能力，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問(wèn)題的獨(dú)立工作能力本。文以現(xiàn)場(chǎng)可編程邏輯器件FPGA)為設(shè)計(jì)載體以硬件描述語(yǔ)言/HDL為主要表達(dá)方式以QuartusII開發(fā)軟件設(shè)計(jì)的電子搶答器，具有搶答鑒別與鎖存功能以29及秒答題限時(shí)功能，應(yīng)用二極管和數(shù)碼顯示管為主要部件來(lái)設(shè)計(jì)掃描顯示器。通過(guò)課程設(shè)計(jì)深入理解L語(yǔ)言的精髓和掌握運(yùn)用所學(xué)的知識(shí)，達(dá)到課程設(shè)計(jì)的目標(biāo)。設(shè)計(jì)的基本內(nèi)容設(shè)計(jì)一個(gè)四組(人)參加的智力競(jìng)賽搶答計(jì)時(shí)器它，具有四路搶答輸入主，持人按下復(fù)位鍵后，系統(tǒng)復(fù)位進(jìn)入搶答狀態(tài)，計(jì)時(shí)顯示初始值；某組首先按下?lián)尨疰I，該路搶答信號(hào)，競(jìng)賽搶答器能夠設(shè)別最先搶答的信號(hào)，鎖定該信號(hào)，同時(shí)揚(yáng)聲器響起，參賽小組的序號(hào)在數(shù)碼管上顯示；主持人對(duì)搶答結(jié)果進(jìn)行確認(rèn)，給出倒計(jì)時(shí)計(jì)數(shù)允許信號(hào)，開始回答問(wèn)題，計(jì)時(shí)顯示器從初始值開始以秒為單位倒計(jì)時(shí)計(jì)，數(shù)至0時(shí)，停止計(jì)數(shù)，揚(yáng)聲器發(fā)出超時(shí)報(bào)警信號(hào)，以中止繼續(xù)回答問(wèn)題；當(dāng)主持人給出倒計(jì)時(shí)計(jì)數(shù)禁止信號(hào)時(shí)，揚(yáng)聲器停止鳴叫；(6)參賽者在規(guī)定時(shí)間內(nèi)回答完問(wèn)題，主持人給出倒計(jì)時(shí)計(jì)數(shù)禁止信號(hào)，以免揚(yáng)聲器鳴叫，按下復(fù)位鍵，又可開始新一輪的搶答；2VHDL及QuartusII軟件介紹2.1硬件描述語(yǔ)言一一VHDL現(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多DA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。VHDL的簡(jiǎn)介VHDL英文全名是Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage,誕生于1982年。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本,IEEE-1076(簡(jiǎn)稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境或宣布自己的設(shè)計(jì)工具可以和HDL接口。此后VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語(yǔ)言19。93年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)VHDL的內(nèi)容，公布了新版本白VHDL即IEEE標(biāo)準(zhǔn)的1076-1993版本，(簡(jiǎn)稱93版)。有專家認(rèn)為，在新的世紀(jì)中VHDL于Verilog語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。VHDL語(yǔ)言的特點(diǎn)及優(yōu)點(diǎn)應(yīng)用VHDL進(jìn)行系統(tǒng)設(shè)計(jì)，有以下幾方面的特點(diǎn)。功能強(qiáng)大VHDL具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)。它可以用明確的代碼描述復(fù)雜的控制邏輯設(shè)計(jì)。并且具有多層次的設(shè)計(jì)描述功能支持設(shè)計(jì)庫(kù)和可重復(fù)使用的元件生成HDL是一種設(shè)計(jì)、仿真和綜合的標(biāo)準(zhǔn)硬件描述語(yǔ)言。可移植性VHDL語(yǔ)言是一個(gè)標(biāo)準(zhǔn)語(yǔ)言，其設(shè)計(jì)描述可以為不同的A工具支持。它可以從一個(gè)仿真工具移植到另一個(gè)仿真工具從，一個(gè)綜合工具移植到另一個(gè)綜合工具從，一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)。此外，通過(guò)更換庫(kù)再重新綜合很容易移植為設(shè)計(jì)。獨(dú)立性VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無(wú)關(guān)。設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么而，進(jìn)行獨(dú)立的設(shè)計(jì)。程序設(shè)計(jì)的硬件目標(biāo)器件有廣闊的選擇范圍，可以是各系列的LDFPGA及各種門陣列器件?？刹僮餍杂捎赩HDL具有類屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)，在不改變?cè)闯绦虻臈l件下只，需改變端口類屬參量或函數(shù)就，能輕易地改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。靈活性VHDL最初是作為一種仿真標(biāo)準(zhǔn)格式出現(xiàn)的有著豐富的仿真語(yǔ)句和庫(kù)函數(shù)使其在任何大系統(tǒng)的設(shè)計(jì)中，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬所。以，即使在遠(yuǎn)離門級(jí)的高層次(即使設(shè)計(jì)尚未完成時(shí))，設(shè)計(jì)者就能夠?qū)φ麄€(gè)工程設(shè)計(jì)的結(jié)構(gòu)和功能的可行性進(jìn)行查驗(yàn)，并做出決策。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)或稱設(shè)計(jì)實(shí)體可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng))分成外部(或稱可是部分,及端口)和內(nèi)部(或稱不可視部分)，既涉及實(shí)體的內(nèi)部功能和算法完成部分在。對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后一，旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體這。種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。VHDL比其它硬件描述語(yǔ)言相比有以下優(yōu)點(diǎn)：與其他的硬件描述語(yǔ)言相比VHDL具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能符。合市場(chǎng)需求的大規(guī)模系統(tǒng)高效高，速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。對(duì)于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。2.2QuartusII軟件的應(yīng)用QuartusI是Altera公司的第四代可編程邏輯器件集成開發(fā)環(huán)提供從設(shè)計(jì)輸入到器件編程的全部功能QuartusII可以產(chǎn)生并識(shí)別EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和VerilogHDL網(wǎng)表文件，為其它EDA工具提供了方便的接口；可以在uartusII集成環(huán)境中自動(dòng)運(yùn)行其它EDA工具。利用QuartusII軟件的開發(fā)流程可概括為以下幾步：設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)定時(shí)分析、設(shè)計(jì)仿真和器件編程。設(shè)計(jì)輸入QuartusI軟件在File菜單中提供NewProjectWizard.向?qū)?引導(dǎo)設(shè)計(jì)者完成項(xiàng)目的創(chuàng)建。當(dāng)設(shè)計(jì)者需要向項(xiàng)目中添加新VHDL文件時(shí)，可以通過(guò)New，選項(xiàng)選擇添加。設(shè)計(jì)編譯QuartusI編譯器完成的功能有：檢查設(shè)計(jì)錯(cuò)誤、對(duì)邏輯進(jìn)行綜合、提取定時(shí)信息、在指定的Altera系列器件中進(jìn)行適配分割產(chǎn)生的輸出文件將用于設(shè)計(jì)仿真定時(shí)分析及器件編程。首先確定軟件處^CompileMode可以通過(guò)Processing菜單進(jìn)行選擇。在Processing菜單中選擇CompilerSetting項(xiàng)。可以進(jìn)行器件選擇、模式設(shè)定、綜合和適配選項(xiàng)設(shè)定及設(shè)計(jì)驗(yàn)證等。單擊Processing菜單下的StartCompilation項(xiàng)，開始編譯過(guò)程。查看編譯結(jié)果，我們可以得到詳細(xì)的編譯報(bào)告。設(shè)計(jì)定時(shí)分析單擊Project菜單下的TimingSettings...選項(xiàng)，可以方便地完成時(shí)間參數(shù)的設(shè)定。QuartusII軟件的定時(shí)分析功能在編譯過(guò)程結(jié)束之后自動(dòng)運(yùn)行，并在編譯報(bào)告的hgAnalyses文件夾中顯示其中我們可以得到最高頻率max、輸入寄存器的建立時(shí)間SU、引腳到引腳延遲PD、輸出寄存器時(shí)鐘到輸出的延遲0和輸入保持時(shí)間H等時(shí)間參數(shù)的詳細(xì)報(bào)告，從中可以清楚地判定是否達(dá)到系統(tǒng)的定時(shí)要求。設(shè)計(jì)仿真QuartusI軟件允許設(shè)計(jì)者使用基于文本的向量文件ec作為仿真器的激勵(lì)也可以在QuartusI軟件的波形編輯器中產(chǎn)生向量波形文件wf)作為仿真器的激勵(lì)波形編輯方式與MAX+PLUSI嗽件的操作相似。processing菜單下選擇SimulateMode"選項(xiàng)進(jìn)入仿真模式選擇'SimulatorSettings..對(duì)話框進(jìn)行仿真設(shè)置在這里可以選擇激勵(lì)文件、仿真模式功能仿真或時(shí)序仿真等，單擊RunSimulator即開始仿真過(guò)程。器件編程設(shè)計(jì)者可以將配置數(shù)據(jù)通JMasterBlaste或ByteBlasterMVS信電纜下載到器件當(dāng)中，通過(guò)被動(dòng)串行配置模式J3AG模式對(duì)器件進(jìn)行配置編程，還可以在AG模式下給多個(gè)器件進(jìn)行編程。利用uartusll軟件給器件編程或配置時(shí)，首先需要打開編程器（在New菜單選項(xiàng)中選擇打JChainDescriptionFile在編程器中可以進(jìn)行編程模式設(shè)置（Mode下拉框）、硬件配置ProgrammingHardware對(duì)話框）及編程文件選擇AddFile-按鈕），將以上配置存盤產(chǎn)生df文件，其中存儲(chǔ)了器件的名稱器件的設(shè)計(jì)及硬件設(shè)置等編程信息。當(dāng)以上過(guò)程正確無(wú)誤后，單擊rt按鈕即可開始對(duì)器件進(jìn)行編程配置。3搶答器總體設(shè)計(jì)3.1功能分析搶答信號(hào)判別電路在系統(tǒng)復(fù)位后，對(duì)、B、C、D四路搶答信號(hào)進(jìn)行判別，輸出端ALIGHT一DLIGHT與A—D 對(duì)應(yīng)，優(yōu)勝者對(duì)應(yīng)魄LIGHT為“1”（X為A,B,C,D）其余的為“0”，且將結(jié)果鎖存。完成搶答判別的同時(shí)輸出端stap輸出有效信號(hào)，對(duì)揚(yáng)聲器進(jìn)行選通。分頻電路用于產(chǎn)生倒計(jì)時(shí)電路所需的周期為的時(shí)鐘脈沖，分頻系數(shù)視輸入時(shí)鐘cLK的頻率而定。本次選用64HZ的elk,故進(jìn)行拉64分頻。臺(tái)號(hào)顯示控制電路將輸入信號(hào)D—A轉(zhuǎn)換為二進(jìn)制碼，以驅(qū)動(dòng)數(shù)碼管，顯示臺(tái)號(hào)。倒計(jì)時(shí)及時(shí)間顯示控制電路由Op信號(hào)控制；由復(fù)位信PRESET將答題時(shí)間作為初值賦給倒計(jì)時(shí)計(jì)數(shù)器；由計(jì)數(shù)允許信Shi啟動(dòng)計(jì)數(shù)。輸出信號(hào)為ount1count2music與music!其中music與music1為揚(yáng)聲器選通控制信號(hào)。揚(yáng)聲器控制電路使系統(tǒng)只在兩種情況下輸出驅(qū)動(dòng)揚(yáng)聲器的脈沖信一號(hào)種：是倒計(jì)時(shí)計(jì)數(shù)器處于禁止計(jì)數(shù)狀態(tài)ishi無(wú)效），并且完成初始化,開始對(duì)搶答信號(hào)進(jìn)行判別當(dāng)某參賽組搶先按下按鍵，系統(tǒng)在輸出該組臺(tái)號(hào)信息的同時(shí)輸出脈沖信號(hào)；一種是確認(rèn)優(yōu)先搶答的參賽組后啟動(dòng)倒計(jì)時(shí)計(jì)數(shù)器計(jì)數(shù)使jishi有效），當(dāng)計(jì)數(shù)到“0”時(shí)，輸出脈沖信號(hào)。整體設(shè)計(jì)思想對(duì)于一個(gè)四人搶答器，四個(gè)選手在電路中的起始控制作用是一樣的當(dāng)，主持人宣布開始搶答時(shí)，誰(shuí)先按下他前面的控制開關(guān)他，的燈就會(huì)亮，同時(shí)會(huì)有警報(bào)聲響起并將搶答的組別號(hào)用數(shù)碼管顯示出來(lái)而，且這時(shí)其他人再怎么按也，就不會(huì)亮了，說(shuō)明每個(gè)人對(duì)其他人都有一個(gè)先發(fā)制人的作用及，每個(gè)人都在時(shí)間控制下能，鎖存住其他選手的功能。當(dāng)有一個(gè)指示燈亮了等待主持人確定，主持人確定以后計(jì)數(shù)器就開2始9開從始倒計(jì)時(shí)，到0時(shí)還要警告聲，直到主持人按下復(fù)位鍵為止在。選手答題過(guò)程中，如果在規(guī)定時(shí)間內(nèi)答完，主持人按下暫停鍵，倒計(jì)時(shí)停止顯示當(dāng)前時(shí)間待，主持人按下復(fù)位鍵以后開始下一輪搶答，這樣計(jì)數(shù)器開始工作就是在選手搶答以后在主持人的控制下工作可以設(shè)四個(gè)人分別為輸入端，B，C，D；因?yàn)樗膫€(gè)輸入端在ZHDL中，要求四個(gè)輸入端應(yīng)該是相等優(yōu)先級(jí)別但，只要有一個(gè)輸入端接入高電平時(shí)就，給其他信號(hào)一個(gè)反饋，使得他們的輸入無(wú)效，及他們對(duì)應(yīng)的指示燈不亮所；以我們可以也并行語(yǔ)句讓，它們分為四個(gè)進(jìn)程process），同時(shí)也要求每個(gè)進(jìn)程中都有反饋信號(hào)傳給其他進(jìn)程語(yǔ)句中，這樣就可以完成搶答器基礎(chǔ)部分了其。次就是計(jì)數(shù)器部分，當(dāng)有人開始進(jìn)入回答部分，指示燈亮，同時(shí)警報(bào)器開始工作，當(dāng)主持人確定以后計(jì)時(shí)開始并要求是倒計(jì)時(shí)方式

用七段顯示出，通過(guò)這些消息我們可知，主持人確認(rèn)鍵即是計(jì)數(shù)器開始倒計(jì)時(shí)的信號(hào)本設(shè)計(jì)中采用了元件例化(component)語(yǔ)句,在搶答器中給個(gè)選手已經(jīng)開始回答了的信號(hào)插口，給計(jì)數(shù)器中的置零輸入端這，樣就基本上完成了設(shè)計(jì)計(jì)，數(shù)器采用倒計(jì)時(shí)方式，實(shí)現(xiàn)方式也很簡(jiǎn)單，只要給他們最初賦值為29，而后在每個(gè)上升沿來(lái)到減一具，體設(shè)計(jì)情況還是看看程序設(shè)計(jì)部分吧。本設(shè)計(jì)由于蜂鳴器是在脈沖控制下才會(huì)發(fā)出明顯聲響故我們?cè)诖思恿艘粋€(gè)分頻器，具體請(qǐng)看程序。分頻模塊設(shè)計(jì)此程序?qū)崿F(xiàn)了64hz的脈沖信號(hào)64分頻，得到lhz脈沖信號(hào),給倒計(jì)時(shí)提供脈沖信號(hào)。if(RISING_EDGE(CLK))thentemp:=temp+l;if(temp=64andena='l')thentemp:=0;其仿真圖如下圖所示其仿真圖如下圖所示圖3-1分頻仿真圖如上圖圖3-1所示，程序進(jìn)行了)4分頻，即當(dāng)計(jì)54個(gè)上升沿以后計(jì)數(shù)器減.復(fù)位模塊設(shè)計(jì)此程序?qū)⑺行盘?hào)初始化，通過(guò)n使數(shù)碼管也初始化為初值9。If(RESET='1')then --fu weiLIGHT<="0000";ALIGHT<='0';BLIGHT<='0';CLIGHT<='0';DLIGHT<='0';SET<='0';SET<='0';A0<='0';B0<='0';C0<='0';D0<='0';ean<='1';

其仿真圖如下圖所示圖3-2復(fù)位仿真圖由圖3-2可以看出信號(hào)LIGHT初值為0而倒計(jì)時(shí)初值為29.當(dāng)A,B,C,D搶答時(shí)，A先搶答故A的燈ALIGHT為1(即點(diǎn)亮)同時(shí)數(shù)碼管LIGHT顯示為1,在有人搶答以后同時(shí)蜂鳴器(musicO)響起，當(dāng)主持人按下確認(rèn)鍵(即jishi鍵)蜂鳴器停止再響，同時(shí)計(jì)時(shí)開始，復(fù)位(RESET)以后所有數(shù)據(jù)初始化3.5搶答模塊設(shè)計(jì)搶答模塊的程序設(shè)計(jì)如下beginA2<=notA1; B2<=notB1;C2<=notC1; D2<=notD1;L1:process(A0) --qiangdabeginA1<=(A0andB2andC2andD2);endprocessL1;L2:process(B0)beginB1<=(B0andA2andC2andD2);endprocessL2;L3:process(C0)beginC1<=(C0andA2andB2andD2);endprocessL3;L4:process(D0)beginD1<=(D0andA2andC2andB2);endprocessL4;

搶答模塊符號(hào)圖如下圖所示AeanBSETCLIGHT[3..O]DALIGHTRESETBLIGHTjjishiCLIGHTCLKDLIGHTirtst圖3-3搶答器符號(hào)圖此符號(hào)為搶答器搶答符號(hào)圖，實(shí)現(xiàn)搶答優(yōu)先及在搶答以后對(duì)他人的鎖定功厶匕厶匕能。搶答模塊仿真圖如下所示〕pg〕pg1.28uei2.56ue 3.i警US5.12hei6.4UE7.68uei8-聊us10.24ueKanie14.8E14.875nsJCLKEl|AEl1nALIGHTEllBEl1nBLIGHTEliCElICLIGHTEliDElinDLIGHTElIHLJGHTBDC0001MUSICEliMVSICOEliRESETEljishiElInHcoi.mB1C10011000III11X 0110□coi.rrsB0C0010ElI圖3-4搶答模塊仿真圖此程序?qū)崿F(xiàn)了對(duì)A,B,C,D四個(gè)人搶答信號(hào)處理，只要有一人搶答以后其他人均不能再次搶答實(shí)現(xiàn)對(duì)他人信號(hào)的屏蔽，經(jīng)過(guò)AO,BO,CO,DO將A,B,C,D信號(hào)鎖存，其對(duì)應(yīng)的等分別為ALIGHT,BLIGHT,CLIGHT,DLIGHT其對(duì)應(yīng)的組別分別為1,2,3,4當(dāng)有人搶答以后相應(yīng)的等亮同時(shí)在數(shù)碼管上顯示其對(duì)應(yīng)的組別號(hào)。按下reset后，數(shù)碼管顯示0，其對(duì)應(yīng)的等也熄滅，所有值均被初始化。其版圖如圖3.4所示。3.6倒計(jì)時(shí)模塊設(shè)計(jì)beginC1:process(SET,CLK,MUSIC1,ena)variabletemp:integerrange0to255;beginif(SET='0')thenMUSIC1<='0';HIGH<="0010";LOW<="1001";elsif(RISING_EDGE(CLK))thentemp:=temp+1;if(temp=64andena='1')thentemp:=0;if(LOW="0000")then --daojishishejiLOW<="1001";if(HIGH="0000")thenHIGH<="0010";elseHIGH<=HIGH-1;endif;elseLOW<=LOW-1;endif;endif;endif;if(HIGH="0000"andLOW="0000")thenMUSIC1<=CLK;endif;endprocessC1;倒計(jì)時(shí)模塊符號(hào)圖如下圖：COUNTER29eanMUSICjishiMUSICOSETCOUT1R..O]CLKCOUT2[3..Q]stopinst圖3-5倒計(jì)時(shí)符號(hào)圖此器件主要實(shí)現(xiàn)倒計(jì)時(shí)功能，同時(shí)帶有暫停控制位stop

圖3-6倒計(jì)時(shí)暫停仿真圖倒計(jì)時(shí)仿真圖如下：由圖3.6可以看出當(dāng)選手在規(guī)定時(shí)間內(nèi)答完題即倒計(jì)時(shí)沒(méi)有減到0，主次人按下暫停鍵(即stop)以后倒計(jì)時(shí)停止顯示當(dāng)前時(shí)間，同時(shí)蜂鳴器也不會(huì)響倒計(jì)時(shí)仿真圖如下：K：dirie34.97u86.25iUE87.53iUE88.81ius90.09iUS91.37iUE92.65ius93.93ius95.21iUE114.8E1^0CLKE：IB0ALIGHTBiBBiBLIGHTBi畛5CBICLEGKTBiDE：I妙8DLIGHTBi0*9□LIGHTBOC00010000妙14M1.PSICBi■mmiiBiBik抄15musicoBi1^-16RESETB聆ITjishiBi@>18田COl.ITlB1C001X001CcJ001<00001(1001看23□C01.IT2BOC00000010"28stopBi圖3-7倒計(jì)時(shí)復(fù)位仿真圖由圖3.7可以看出，當(dāng)選手答題時(shí)間超過(guò)規(guī)定時(shí)間時(shí)，蜂鳴器(music)響起，倒計(jì)時(shí)數(shù)碼管顯示00,直到主持人按下復(fù)位鍵(RESET)以后，恢復(fù)初值,LIGHT顯示0,倒計(jì)時(shí)數(shù)碼管顯示29,ALIGHT變?yōu)?(即熄滅)，進(jìn)入下一輪的搶答。此程序主要功能是實(shí)現(xiàn)倒計(jì)時(shí)功能,當(dāng)有人搶答以后蜂鳴器響起,在主持人確認(rèn)以后開始倒計(jì)時(shí)29秒,如果在規(guī)定時(shí)間內(nèi)回答完畢主此人則按下暫停鍵,停止計(jì)數(shù)顯示當(dāng)前時(shí)間如圖3.6,如果超出規(guī)定時(shí)間則蜂鳴器響起,直到主此人按下復(fù)位鍵為止如圖3.7,所有信號(hào)初始化,數(shù)碼管顯示29等待下一輪搶答?？偨Y(jié)：由以上仿真圖可知,該設(shè)計(jì)基本實(shí)現(xiàn)了原先的設(shè)計(jì)要求,并在此基礎(chǔ)上添加了選手相關(guān)位置的顯示燈等功能。

3.7硬件下載驅(qū)動(dòng)其硬件連接圖如下：圖3-8硬件連接圖此圖為硬件連接以后，當(dāng)D搶答成功，LIGHT顯示為4,數(shù)碼管從29倒計(jì)時(shí)開始，同時(shí)LED第4個(gè)等亮如圖3.8所示。硬件大的引腳鎖定如下圖：圖3-9引腳鎖定圖此圖為硬件連接時(shí)的引腳鎖定圖。4心得體會(huì)通過(guò)這次EDA課程設(shè)計(jì)，我學(xué)到了很多的東西，不僅鞏固以前所學(xué)過(guò)的知識(shí)，而且學(xué)到了很多在書本上所沒(méi)有的知識(shí)。從而進(jìn)一步加深了對(duì)EDA的了解,讓我對(duì)它產(chǎn)生了濃厚的興趣。這次課程設(shè)計(jì)讓我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，還要把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，從理論中得出結(jié)論，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。在設(shè)計(jì)的過(guò)程中遇到的問(wèn)題，可以說(shuō)是困難重重，這畢竟第一次做，難免會(huì)遇到過(guò)各種各樣的問(wèn)題，同時(shí)在設(shè)計(jì)的過(guò)程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)過(guò)的知識(shí)理解得不夠深刻，掌握得不夠牢固。這次出搶答器設(shè)計(jì)讓我體會(huì)最深的一點(diǎn)就是，一定要保持一種嚴(yán)謹(jǐn)?shù)膽B(tài)度，尤其是在引腳鎖定的時(shí)候一定要仔細(xì)認(rèn)真，否則會(huì)嚴(yán)重影響實(shí)驗(yàn)結(jié)果。而且我還意識(shí)到一點(diǎn)做事絕不能眼高手低，凡事想當(dāng)然，只有自己親自動(dòng)手一遍一遍地查錯(cuò)改錯(cuò)才能使自己不斷進(jìn)步，并且從中會(huì)體會(huì)到成功的喜悅?？偟脕?lái)說(shuō)這次只能搶答器的設(shè)計(jì)比較成功的。在設(shè)計(jì)中遇到了很多問(wèn)題，尤其在下載到實(shí)驗(yàn)箱時(shí)，最后在老師的辛勤的指導(dǎo)下，終于下載調(diào)試成功。參考文獻(xiàn)VokneiA.Pedroni.《VHDL數(shù)字電路設(shè)計(jì)教程》[M].電子工業(yè)出版社，2008.5潘松，黃繼業(yè).《EDA技術(shù)實(shí)用教程》（第二版）[M].科學(xué)出版社，2005.2焦素敏.《EDA應(yīng)用技術(shù)》[M]?清華大學(xué)出版社，2002.4曹昕燕，周鳳臣，聶春燕.《EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)》[M]?清華大學(xué)出版社⑸譚會(huì)生，張昌凡.《EDA技術(shù)及應(yīng)用》（第二版）[M].西安電子科技大學(xué)出版社附錄一--頂層頭文件libraryieee;useieee.std_logic_1164.all;USEIEEE.STD_LOGIC_UNSIGNED.ALL;entityaaaisport(A,B,C,D,RESET,jishi,stop:instd_logic;CLK:instd_logic;MUSIC:outstd_logic;MUSIC0:outstd_logic;COUT1:outstd_logic_vector(3downto0);COUT2:outstd_logic_vector(3downto0);LIGHT:outstd_logic_vector(3downto0);ALIGHT,BLIGHT,CLIGHT,DLIGHT:outstd_logic);endaaa;architectureaaaofaaaiscomponentCOUNTER29is --yuanjianlihuaport(ean,jishi,SET,CLK,stop:instd_logic;MUSIC,MUSIC0:outstd_logic;COUT1:outstd_logic_vector(3downto0);COUT2:outstd_logic_vector(3downto0));endcomponentCOUNTER29;componentqiangdaisport(A,B,C,D,RESET,jishi:instd_logic;CLK:instd_logic;ean,SET:outstd_logic;LIGHT:outstd_logic_vector(3downto0);ALIGHT,BLIGHT,CLIGHT,DLIGHT:outstd_logic);endcomponentqiangda;signalean,SET:std_logic;beginU0:COUNTER29Portmap(ean,jishi,SET,CLK,stop,MUSIC,MUSIC0,COUT1,COUT2);U1:qiangdaPortmap(A,B,C,D,RESET,jishi,CLK,ean,SET,LIGHT,ALIGHT,BLIGHT,CLIGHT,DLIGHT);endaaa;--搶答模塊程序libraryieee;useieee.std_logic_1164.all;USEIEEE.STD_LOGIC_UNSIGNED.ALL;entityqiangdaisport(A,B,C,D,RESET,jishi:instd_logic;CLK:instd_logic;ean,SET:outstd_logic;LIGHT:outstd_logic_vector(3downto0);ALIGHT,BLIGHT,CLIGHT,DLIGHT:outstd_logic);endqiangda;architectureqiangdaofqiangdaissignalA0,B0,C0,D0:std_logic;signalA1,B1,C1,D1:std_logic;signalA2,B2,C2,D2:std_logic;beginA2<=notA1; B2<=notB1;C2<=notC1; D2<=notD1;L1:process(A0) --qiangdabeginA1<=(A0andB2andC2andD2);endprocessL1;L2:process(B0)beginB1<=(B0andA2andC2andD2);endprocessL2;L3:process(C0)beginC1<=(C0andA2andB2andD2);endprocessL3;L4:process(D0)beginD1<=(D0andA2andC2andB2);endprocessL4;L5:process(A1,B1,C1,D1,A,B,C,D,RESET)beginif(RESET='1')then --fuweiLIGHT<="0000";ALIGHT<='0';BLIGHT<='0';CLIGHT<='0';DLIGHT<='0';SET<='0';A0<='0';B0<='0';C0<='0';D0<='0';ean<='1';elseean<='0';if(A='1')then --suocunA0<='1';endif;if(B='1')thenB0<='1';endif;if(C='1')thenC0<='1';endif;if(D='1')thenD0<='1';endif;if(A1='1')then --qiangdaxiangguanweiLIGHT<="0001";elsif(B1='1')thenLIGHT<="0010";elsif(C1='1')thenLIGHT<="0011";elsif(D1='1')thenLIGHT<="0100";elseLIGHT<="0000";endif;ALIGHT<=A1;BLIGHT<=B1;CLIGHT<=C1;DLIGHT<=D1;--qiangdaxiangguandengSET<=(A1orB1orC1orD1);--panduanshifouyouqiangdaxinhaoendif;endprocessL5;endqiangda;--倒計(jì)時(shí)模塊程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityCO