第7章EDA技術(shù)實驗

第7章EDA技術(shù)實驗7.1實驗一：8位加法器的設(shè)計7.2實驗二：序列檢測器的設(shè)計7.3實驗三：正負脈寬數(shù)控調(diào)制信號發(fā)生器的設(shè)計7.4實驗四：數(shù)字頻率計的設(shè)計7.5實驗五：數(shù)字秒表的設(shè)計7.6實驗六：交通燈信號控制器的設(shè)計7.7實驗報告范例7.1實驗一：8位加法器的設(shè)計1.實驗?zāi)康?1)學(xué)習(xí)ispEXPERT/MAX+plusII/FoudationSeries軟件的基本使用方法。(2)學(xué)習(xí)GW48-CKEDA實驗開發(fā)系統(tǒng)的基本使用方法。(3)了解VHDL程序的基本結(jié)構(gòu)。2.實驗內(nèi)容設(shè)計并調(diào)試好一個由兩個4位二進制并行加法器級聯(lián)而成的8位二進制并行加法器，并用GW48-CKEDA實驗開發(fā)系統(tǒng)（擬采用的實驗芯片的型號可為ispLSI1032EPLCC-84或EPF10K10LC84-3或XCS05/XLPLCC84）進行硬件驗證。3.實驗要求(1)畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。(2)編寫各個VHDL源程序。(3)根據(jù)選用的軟件編好用于系統(tǒng)仿真的測試文件。(4)根據(jù)選用的軟件及EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定文件。(5)記錄系統(tǒng)仿真、硬件驗證結(jié)果。(6)記錄實驗過程中出現(xiàn)的問題及解決辦法。4.參考資料教材第4.1節(jié)、第4.2節(jié)、第4.3節(jié)、第5.4節(jié)、第6.1節(jié)。7.2實驗二：序列檢測器的設(shè)計1.實驗?zāi)康?1)熟悉ispEXPERT/MAX+plusⅡ/FoudationSeries軟件的基本使用方法。(2)掌握GW48-CKEDA實驗開發(fā)系統(tǒng)的基本使用方法。(3)學(xué)習(xí)VHDL程序中數(shù)據(jù)對象、數(shù)據(jù)類型、順序語句、并行語句的綜合使用。2.實驗內(nèi)容序列檢測器可用于檢測一組或多組由二進制碼組成的脈沖序列信號，這在數(shù)字通信領(lǐng)域有廣泛的應(yīng)用。今要求設(shè)計一個8位的序列檢測器，在檢測過程中，任何一位不相等都將回到初始狀態(tài)重新開始檢測；當一串待檢測的串行數(shù)據(jù)進入檢測器后，若此數(shù)在每一位的連續(xù)檢測中都與預(yù)置的密碼數(shù)相同，則輸出“A”，否則仍然輸出“B”。用GW48-CKEDA實驗開發(fā)系統(tǒng)（擬采用的實驗芯片的型號可為ispLSI1032EPLCC-84或EPF10K10LC84-3或XCS05/XLPLCC84）進行硬件驗證。3.實驗要求(1)畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。(2)編寫各個VHDL源程序。(3)根據(jù)選用的軟件編好用于系統(tǒng)仿真的測試文件。(4)根據(jù)選用的軟件及EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定文件。(5)記錄系統(tǒng)仿真、硬件驗證結(jié)果。(6)記錄實驗過程中出現(xiàn)的問題及解決辦法。

4.參考資料教材第4.1節(jié)、第4.2節(jié)、第4.3節(jié)、第5.4節(jié)、第3.9節(jié)、第6.3節(jié)。7.3實驗三：正負脈寬數(shù)控調(diào)制信號

發(fā)生器的設(shè)計1.實驗?zāi)康?1)熟悉ispEXPERT/MAX+plusⅡ/FoudationSeries軟件的基本使用方法。(2)熟悉GW48-CKEDA實驗開發(fā)系統(tǒng)的基本使用方法。(3)學(xué)習(xí)VHDL程序中數(shù)據(jù)對象、數(shù)據(jù)類型、順序語句、并行語句的綜合使用。2.實驗內(nèi)容設(shè)計并調(diào)試好一個脈寬數(shù)控調(diào)制信號發(fā)生器，此信號發(fā)生器是由兩個完全相同的可自加載加法計數(shù)器LCNT8組成的，它的輸出信號的高/低電平脈寬可分別由兩組8位預(yù)置數(shù)進行控制。用GW48-CKEDA實驗開發(fā)系統(tǒng)（擬采用的實驗芯片的型號可為ispLSI1032EPLCC-84或EPF10K10LC84-3或XCS05/XLPLCC84）進行硬件驗證。3.實驗要求(1)畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。(2)編寫各個VHDL源程序。(3)根據(jù)選用的軟件編好用于系統(tǒng)仿真的測試文件。(4)根據(jù)選用的軟件及EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定文件。(5)記錄系統(tǒng)仿真、硬件驗證結(jié)果。(6)記錄實驗過程中出現(xiàn)的問題及解決辦法。4.參考資料教材第4.1節(jié)、第4.2節(jié)、第4.3節(jié)、第5.4節(jié)、第6.4節(jié)。

7.4實驗四：數(shù)字頻率計的設(shè)計1.實驗?zāi)康?1)熟悉ispEXPERT/MAX+plusⅡ/FoudationSeries軟件的基本使用方法。(2)熟悉GW48-CKEDA實驗開發(fā)系統(tǒng)的基本使用方法。(3)學(xué)習(xí)VHDL基本邏輯電路的綜合設(shè)計應(yīng)用。2.實驗內(nèi)容設(shè)計并調(diào)試好8位十進制數(shù)字頻率計，并用GW48-CKEDA實驗開發(fā)系統(tǒng)（擬采用的實驗芯片的型號可為ispLSI1032EPLCC-84或EPF10K10LC84-3或XCS05/XLPLCC84）進行硬件驗證。3.實驗要求(1)畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。(2)編寫各個VHDL源程序。(3)根據(jù)選用的軟件編好用于系統(tǒng)仿真的測試文件。(4)根據(jù)選用的軟件及EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定文件。(5)記錄系統(tǒng)仿真、硬件驗證結(jié)果。(6)記錄實驗過程中出現(xiàn)的問題及解決辦法。4.參考資料教材第4.1節(jié)、第4.2節(jié)、第4.3節(jié)、第5.4節(jié)、第3.9節(jié)、第6.5節(jié)。7.5實驗五：數(shù)字秒表的設(shè)計1.實驗?zāi)康?1)熟悉ispEXPERT/MAX+plusⅡ/FoudationSeries軟件的基本使用方法。(2)熟悉GW48-CKEDA實驗開發(fā)系統(tǒng)的基本使用方法。(3)學(xué)習(xí)VHDL基本邏輯電路的綜合設(shè)計應(yīng)用。2.實驗內(nèi)容設(shè)計并調(diào)試好一個計時范圍為0.01秒～1小時的數(shù)字秒表，并用GW48-CKEDA實驗開發(fā)系統(tǒng)（擬采用的實驗芯片的型號可為ispLSI1032EPLCC-84或EPF10K10LC84-3或XCS05/XLPLCC84）進行硬件驗證。3.實驗要求(1)畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。(2)編寫各個VHDL源程序。(3)根據(jù)選用的軟件編好用于系統(tǒng)仿真的測試文件。(4)根據(jù)選用的軟件及EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定文件。(5)記錄系統(tǒng)仿真、硬件驗證結(jié)果。(6)記錄實驗過程中出現(xiàn)的問題及解決辦法。4.參考資料教材第4.1節(jié)、第4.2節(jié)、第4.3節(jié)、第5.4節(jié)、第4.9節(jié)、第6.6節(jié)。7.6實驗六：交通燈信號控制器的設(shè)計1.實驗?zāi)康?1)熟悉ispEXPERT/MAX+plusⅡ/FoudationSeries軟件的基本使用方法。(2)熟悉GW48-CKEDA實驗開發(fā)系統(tǒng)的基本使用方法。(3)學(xué)習(xí)VHDL基本邏輯電路和狀態(tài)機電路的綜合設(shè)計應(yīng)用。2.實驗內(nèi)容設(shè)計并調(diào)試好一個由一條主干道和一條支干道的匯合點形成的十字交叉路口的交通燈控制器，具體要求如下：(1)主、支干道各設(shè)有一個綠、黃、紅指示燈，兩個顯示數(shù)碼管。(2)主干道處于常允許通行狀態(tài)，而支干道有車來才允許通行。當主干道允許通行亮綠燈時，支干道亮紅燈。而支干道允許通行亮綠燈時，主干道亮紅燈。

(3)當主、支干道均有車時，兩者交替允許通行，主干道每次放行45s，支干道每次放行25s，在每次由亮綠燈變成亮紅燈的轉(zhuǎn)換過程中，要亮5s的黃燈作為過渡，并進行減計時顯示。整個設(shè)計包括計時信號發(fā)生器、交通燈控制器以及譯碼顯示電路的設(shè)計。用GW48-CKEDA實驗開發(fā)系統(tǒng)（擬采用的實驗芯片的型號可為ispLSI1032EPLCC-84或EPF10K10LC84-3或XCS05/XLPLCC84）進行硬件驗證。3.實驗要求(1)畫出系統(tǒng)的原理框圖，說明系統(tǒng)中各主要組成部分的功能。(2)編寫各個VHDL源程序。(3)根據(jù)選用的軟件編好用于系統(tǒng)仿真的測試文件。(4)根據(jù)選用的軟件及EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定文件。(5)記錄系統(tǒng)仿真、硬件驗證結(jié)果。(6)記錄實驗過程中出現(xiàn)的問題及解決辦法。

4.參考資料教材第4.1節(jié)、第4.2節(jié)、第4.3節(jié)、第5.4節(jié)、第4.9節(jié)、第4.10節(jié)、第6.8節(jié)。7.7實驗報告范例下面以1位二進制全加器的設(shè)計為例，給出一個實驗報告范例，以供參考。實驗X1位二進制全加器的設(shè)計1.實驗?zāi)康?1)學(xué)習(xí)ispEXPERT軟件的基本使用方法。(2)學(xué)習(xí)GW48-CKEDA實驗開發(fā)系統(tǒng)的基本使用方法。(3)了解VHDL程序的基本結(jié)構(gòu)。2.實驗內(nèi)容設(shè)計并調(diào)試好一個1位二進制全加器，并用GW48-CKEDA實驗開發(fā)系統(tǒng)（擬采用的實驗芯片的型號可為ispLSI1032EPLCC-84或EPF10K10LC84-3或XCS05/XLPLCC84）進行系統(tǒng)仿真、硬件驗證。設(shè)計1位二進制全加器時要求先用基本門電路設(shè)計一個1位二進制半加器，再由基本門電路及1位二進制半加器構(gòu)成全加器。3.實驗條件(1)開發(fā)軟件：LatticeispEXPERT。(2)實驗設(shè)備：GW48-CKEDA實驗開發(fā)系統(tǒng)。(3)擬用芯片：ispLSI1032EPLCC-84。4.實驗設(shè)計1)系統(tǒng)的原理框圖根據(jù)數(shù)字電子技術(shù)的知識，1位二進制全加器可以由兩個1位的半加器構(gòu)成，而1位半加器可以由如圖7.1所示的門電路構(gòu)成。由兩個1位的半加器構(gòu)成的全加器如圖7.2所示。

圖7.11位半加器邏輯原理圖圖7.21位全加器邏輯原理圖2)VHDL源程序--或門的邏輯描述LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYOR2ISPORT(A，B：INSTD_LOGICC：OUTSTD_LOGIC)；ENDENTITYOR2;ARCHITECTUREART1OFOR2ISBEGINC<=AORB；ENDARCHITECTUREART1；

--半加器的邏輯描述LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYH_ADDERISPORT(A，B：INSTD_LOGIC；SO，CO：OUTSTD_LOGIC)；ENDENTITYH_ADDER；ARCHITECTUREART2OFH_ADDERISBEGINSO<=(AORB)AND(ANANDB)；CO<=NOT(ANANDB)；ENDARCHITECTUREART2；

--全加器的邏輯描述LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYF_ADDERISPORT（AIN，BIN，CIN：INSTD_LOGIC；SUM，COUT：OUTSTDLOGIC）；ENDENTITYF_ADDERISARCHITECTUREART3OFF_ADDERISCOMPONENTH_ADDER