EDA課程設(shè)計(jì)報(bào)告-3

EDA課程設(shè)計(jì)------A/D0809轉(zhuǎn)換控制設(shè)計(jì)課題要求：1.利用實(shí)驗(yàn)箱上FPGA芯片控制ADC0809的時(shí)序，進(jìn)行AD轉(zhuǎn)換，然后將ADC0809轉(zhuǎn)換后的數(shù)據(jù)以十六進(jìn)制的數(shù)據(jù)顯示出來(lái)。2.實(shí)現(xiàn)時(shí)必須嚴(yán)格遵守ADC0809的工作時(shí)序，在編寫(xiě)代碼時(shí)要注意。對(duì)選定的通道輸入一個(gè)模擬量，調(diào)節(jié)電位器改變輸入的模擬量。關(guān)鍵字：AD0809VHDL實(shí)驗(yàn)?zāi)康牧私釧DC0809的工作原理。了解用掃描方式驅(qū)動(dòng)七段碼管顯示的工作原理。了解時(shí)序電路FPGA的實(shí)現(xiàn)。學(xué)習(xí)用VHDL語(yǔ)言來(lái)描述時(shí)序電路的過(guò)程。硬件要求可變時(shí)鐘源。七段碼顯示。A/D轉(zhuǎn)換芯片ADC0809主芯片EP1K10TC100—3。三個(gè)撥動(dòng)開(kāi)關(guān)，進(jìn)行地址選擇。實(shí)驗(yàn)原理該實(shí)驗(yàn)是利用FPGA控制ADC0809的時(shí)序，進(jìn)行AD轉(zhuǎn)換，然后將ADC0809轉(zhuǎn)換后的數(shù)據(jù)以十六進(jìn)制的數(shù)據(jù)顯示出來(lái)。ADC0809是8位8通道的逐次比較式AD轉(zhuǎn)換芯片。該芯片管腳如右圖所示。芯片引腳及其說(shuō)明如下：D0－D7（2－8－2－1）：8位雙先三態(tài)數(shù)據(jù)線。ADDA、ADDB、ADDC：通道選擇地址。OUTPUTENABLE：輸出允許控制。Clock：ADC轉(zhuǎn)換時(shí)鐘。Vref＋、Vref－：正負(fù)參考電壓。IN0－IN7：8個(gè)模擬信號(hào)輸入通道。START：AD轉(zhuǎn)換啟動(dòng)信號(hào)。EOC：AD轉(zhuǎn)換結(jié)束信號(hào)。ALE：通道地址鎖存信號(hào)。圖１．ＡＤ０８０９引腳圖ADC0809的工作時(shí)序如下圖所示。其詳細(xì)工作過(guò)程可查閱其他資料。本實(shí)驗(yàn)FPGA實(shí)現(xiàn)時(shí)必須嚴(yán)格遵守ADC0809的工作時(shí)序，在編寫(xiě)其驅(qū)動(dòng)代碼時(shí)尤其要注意。ADC0809的時(shí)鐘信號(hào)從FPGA獲取，F(xiàn)PGA的時(shí)鐘在500KHz至800KHz都可以選擇?，F(xiàn)具體介紹代碼編寫(xiě)思想：首先將要轉(zhuǎn)換的ADC0809的地址輸出，然后產(chǎn)生ALE信號(hào)的，在該信號(hào)的上升沿，地址被打入ADC0809的地址鎖存器，這樣就選中了對(duì)應(yīng)的通道。地址產(chǎn)生結(jié)束后，便可產(chǎn)生START信號(hào)，使ADC0809開(kāi)始進(jìn)行AD轉(zhuǎn)換，需要注意的是，在ADC0809轉(zhuǎn)換期間，輸入的模擬信號(hào)必須穩(wěn)定，否則可能出現(xiàn)比較大的誤差。在地址鎖存并且啟動(dòng)轉(zhuǎn)換后，EOC便會(huì)呈現(xiàn)低電平，知道AD轉(zhuǎn)換結(jié)束，所以FPGA在EOC從低電平變成高電平之前，不能讀取ADC的轉(zhuǎn)換數(shù)據(jù)。在EOC變成高電平之后，F(xiàn)PGA便可將OUTPUTINPUT信號(hào)拉高，這樣ADC轉(zhuǎn)換的數(shù)據(jù)就會(huì)呈現(xiàn)在數(shù)據(jù)線上，F(xiàn)PGA讀入該數(shù)據(jù)后，在8位七段碼管上顯示出來(lái)，這就是整個(gè)實(shí)驗(yàn)過(guò)程的工作流程。ＡＤ０８０９的工作時(shí)序如圖２所示。實(shí)驗(yàn)內(nèi)容及步驟圖２．ＡＤ０８０９的工作時(shí)序本實(shí)驗(yàn)的內(nèi)容就是用FPGA模擬產(chǎn)生ADC0809的時(shí)序，使其正常工作，對(duì)ADC0809輸入一個(gè)模擬量，進(jìn)行A/D轉(zhuǎn)換，然后將讀入后的數(shù)據(jù)進(jìn)行顯示，實(shí)驗(yàn)步驟如下：編寫(xiě)ADC0809時(shí)序的VHDL代碼。對(duì)其進(jìn)行編譯仿真。在時(shí)序確定無(wú)誤后，選擇芯片ACEX1KEP1K10TC100－3。給芯片進(jìn)行管腳綁定，在此進(jìn)行編譯。根據(jù)自己綁定的管腳，在實(shí)驗(yàn)箱上對(duì)ADC0809、顯示七段碼和FPGA之間進(jìn)行正確連線。對(duì)選定的通道輸入一個(gè)模擬量，給目標(biāo)板下載代碼，調(diào)節(jié)電位器改變輸入的模擬量，觀看實(shí)驗(yàn)結(jié)果。實(shí)驗(yàn)連線實(shí)驗(yàn)連線如下：Clk：時(shí)鐘輸入信號(hào)，500KHz至800KHz之間均可。EOC：輸出信號(hào)，接ADC0809的EOC信號(hào)。Din：數(shù)據(jù)輸入，接ADC0809的數(shù)據(jù)總線D0－D7；Start：輸出信號(hào)，接ADC0809的START信號(hào)。Ale：地址鎖存，接ADC0809的ALE信號(hào)。OE：輸出允許，接ADC0809的OUTPUTENABLE信號(hào)。Sa、Sb、Sc：七段顯示選通信號(hào)，接七段碼顯示SEL0、SEL1和SEL2。A、B、C、D、E、F、G：分別連接至七段碼顯示的a、b、c、d、e、f、g。ADC0809的地址選擇信號(hào)A、B和C分別到三個(gè)撥擋開(kāi)關(guān)。通過(guò)A、B、C選取輸入通道CH0～CH7其中的相應(yīng)通道輸入一個(gè)可變模擬量。九．程序流程圖：程序開(kāi)始程序開(kāi)始初始化ADST0初始化ADST0狀態(tài)ST1ST1ST2ST2EOC0EOC1ST3ST3.ST4ST4其他LLock0上升沿十六進(jìn)制顯示數(shù)據(jù)輸出到處理器十六進(jìn)制顯示數(shù)據(jù)輸出到處理器程序代碼如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entitydisplayisport(D:instd_logic_vector(7downto0);--ADC0809輸出的采樣數(shù)據(jù)clk,eoc:instd_logic;--clk為系統(tǒng)時(shí)鐘，eoc為ADC0809轉(zhuǎn)換結(jié)束信號(hào)seg:outstd_logic_vector(1downto0);ADDA,start,ale,oe:outstd_logic;--ADC0809控制信號(hào)LOCK0:OUTSTD_LOGIC;Q:outstd_logic_vector(7downto0);--送至8diodeLED:outstd_logic_vector(6downto0));enddisplay;architecturebehavofdisplayistypestatesis(st0,st1,st2,st3,st4);--定義各狀態(tài)的子類型signalcurrent_state,next_state:states;signalregl:std_logic_vector(7downto0);--中間數(shù)據(jù)寄存信號(hào)signallock:std_logic;--lockADoutputafterconvertedsignaldcount:std_logic_vector(1downto0);signaldata:integer;signaldata_h:integer;signaldata_l:integer;signalLED_0:std_logic_vector(6downto0);signalLED_1:std_logic_vector(6downto0);begin ADDA<='1';--enablechannel1 Q<=regl;lock0<=lock;com:process(current_state,eoc)--規(guī)定各種狀態(tài)的轉(zhuǎn)換方式begincasecurrent_stateiswhenst0=>next_state<=st1;ale<='0';start<='0';oe<='0';lock<='0';--0809initwhenst1=>next_state<=st2;ale<='1';start<='1';oe<='0';lock<='0';whenst2=>ale<='0';start<='0';oe<='0';lock<='0';if(eoc='1')thennext_state<=st3;--EOC=1convertaccomplished elsenext_state<=st2;--havn'taccomplish endif;--converthaven'tending,waitingfor... whenst3=>ale<='0';start<='0';lock<='0';oe<='1';next_state<=st4;--enableoe,outputconverteddata whenst4=>ale<='0';start<='0';lock<='1';oe<='1';next_state<=st0; whenothers=>next_state<=st0; endcase;endprocesscom;reg:process(clk) begin ifclk'eventandclk='1'thencurrent_state<=next_state;endif;--在clk1的上升沿，轉(zhuǎn)換至下一狀態(tài)endprocessreg; latch1:process(lock) begin iflock='1'andlock'eventthenregl<=D;endif; endprocesslatch1;process(clk,regl) begin ifclk'eventandclk='1'thendcount<=dcount+1;endif; data<=conv_integer(regl); data_h<=data/16; data_l<=datarem16; casedata_his when0=>LED_0<="0111111"; when1=>LED_0<="0000110"; when2=>LED_0<="1011011"; when3=>LED_0<="1001111"; when4=>LED_0<="1100110"; when5=>LED_0<="1101101"; when6=>LED_0<="1111101"; when7=>LED_0<="0000111"; when8=>LED_0<="1111111"; when9=>LED_0<="1101111"; when10=>LED_0<="1110111"; when11=>LED_0<="1111100"; when12=>LED_0<="0111001"; when13=>LED_0<="1011110"; when14=>LED_0<="1111001"; when15=>LED_0<="1110001"; whenothers=>null; endcase; casedata_lis when0=>LED_1<="0111111"; when1=>LED_1<="0000110"; when2=>LED_1<="1011011"; when3=>LED_1<="1001111"; when4=>LED_1<="1100110"; when5=>LED_1<="1101101"; when6=>LED_1<="1111101"; when7=>LED_1<="0000111"; when8=>LED_1<="1111111"; when9=>LED_1<="1101111"; when10=>LED_1<="1110111"; when11=>LED_1<="1111100"; when12=>LED_1<="0111001"; when13=>LED_1<="1011110"; when14=>LED_1<="1111001"; when15=>LED_1<="1110001"; whenothers=>null; endcase; seg<=dcount;--0001101100casedcountiswhen"00"=>LED<=LED_0;when"01"=>LED<=LED_1;whenothers=>LED<="0000000";endcase;endprocess;endbehav;Ad0809的仿真時(shí)序如圖３圖３.ＡＤ０８０９仿真時(shí)序Moore型狀態(tài)機(jī)組成框圖如圖４所示。圖４Moore型有限狀態(tài)機(jī)組成框圖

在仿真完成以后可以生成狀態(tài)圖如圖5：圖5.ADC0809狀態(tài)圖也可表示為圖6所示的狀態(tài)表：圖6.ADC0809狀態(tài)表十．心得體會(huì)通過(guò)這次有關(guān)于EDA技術(shù)的課程設(shè)計(jì)的學(xué)習(xí)與應(yīng)用，我們基本