eda 八位寄存器實(shí)驗(yàn)報(bào)

EDA實(shí)驗(yàn)報(bào)告設(shè)計(jì)學(xué)院：物信學(xué)院班級(jí)：電信一班學(xué)號(hào)：112207301122姓名：楊義指導(dǎo)老師：漆為民目錄實(shí)驗(yàn)題目...............................................3實(shí)驗(yàn)?zāi)康暮鸵?...........................................3實(shí)驗(yàn)原理.........................................................3實(shí)驗(yàn)方案設(shè)計(jì)、實(shí)驗(yàn)方法..............4實(shí)驗(yàn)步驟........................................................5實(shí)驗(yàn)代碼........................................................5仿真波形........................................................6心得體會(huì).........................................................7參考文獻(xiàn).........................................................8一．實(shí)驗(yàn)題目：8位左右移移位寄存器二．實(shí)驗(yàn)?zāi)康暮鸵髲?fù)習(xí)左右移移位寄存器的原理與功能，學(xué)習(xí)掌握循環(huán)移位寄存器的設(shè)計(jì)實(shí)現(xiàn)方法，設(shè)計(jì)實(shí)現(xiàn)數(shù)字系統(tǒng)設(shè)計(jì)中常用的8位循環(huán)移位寄存器，逐步學(xué)會(huì)熟練運(yùn)用QuartusII軟件，熟悉EDA的verilog程序設(shè)計(jì)方法、學(xué)會(huì)使用信號(hào)升沿、降沿、verilog的敏感量表等內(nèi)容，掌握時(shí)序邏輯電路的verilog描述方法，掌握應(yīng)用EDA常用工具軟件進(jìn)行時(shí)序邏輯電路的設(shè)計(jì)、分析、綜合、仿真等的方法與技巧。三．實(shí)驗(yàn)原理CPLDUD工作狀態(tài)CPLDUD工作狀態(tài)x1x置數(shù)0→100循環(huán)右移0→101循環(huán)左移移位開(kāi)始，循環(huán)左移時(shí)，CP上每來(lái)一個(gè)脈沖升沿，寄存器從輸出從低位開(kāi)始依次左移一位，同時(shí)最高位給最低位。相反，循環(huán)右移時(shí)，從高位開(kāi)始依次右移一位，同時(shí)最低位給最高位。管腳D0D1D2D3D0D1D2D3D4D5D6D7CPLDLRDOUT0DOUT1DOUT2DOUT3DOUT4DOUT5DOUT6DOUT7其中D表示輸入的初始值，Sta為開(kāi)始移位信號(hào)，DOUT表示當(dāng)前數(shù)值；LD表示預(yù)設(shè)計(jì)數(shù)值，LD為“1”，初始計(jì)數(shù)值打入器件；LR表示移位方向，LR為‘0’，循環(huán)右移位，LR為‘1’，循環(huán)左移位；CP為移位脈沖。四．實(shí)驗(yàn)方案設(shè)計(jì)、實(shí)驗(yàn)方法實(shí)驗(yàn)方案8位左右移移位寄存器的描述有多種方法，設(shè)計(jì)過(guò)程中可以采用圖形編程，首先設(shè)計(jì)D觸發(fā)器，而后通過(guò)D觸發(fā)器的互聯(lián)實(shí)現(xiàn)8位左右移移位寄存器，采用計(jì)數(shù)脈沖CP作為敏感量，CP的每個(gè)上升沿，輸出量Q的每一位賦給左邊一位或右邊一位。同時(shí)循環(huán)左移時(shí)，最高位賦給最低位，循環(huán)右移時(shí)，最低位賦給最高位。實(shí)驗(yàn)方法首先根據(jù)前文所述，對(duì)照真值表的列出的不同輸入邏輯狀態(tài)，分情況依次輸出于輸入的對(duì)應(yīng)關(guān)系，而后編譯綜合，由開(kāi)發(fā)系統(tǒng)自行實(shí)現(xiàn)電路功能。五．實(shí)驗(yàn)步驟設(shè)計(jì)輸入利用FILE\New菜單輸入源程序，創(chuàng)建源文件設(shè)計(jì)項(xiàng)目的創(chuàng)建原文件存儲(chǔ)…設(shè)計(jì)編譯….器件選擇及管腳分配…..設(shè)計(jì)仿真…..時(shí)序分析…..編程下載六．程序代碼：moduleVerilog1(clk,ldn,k,d,q);

inputclk,ldn,k;

input[7:0]d;

output[7:0]q;

reg[7:0]d_reg,q_reg;

always@(negedgeldn)

if(!ldn)

d_reg<=d;

always@(posedgeclk)

begin

if(k)

begin//right

q_reg[7:0]<={1'b00,d_reg[7:1]};

end

elseq_reg[7:0]<={d_reg[6:0],1'b0};

end

assignq=q_reg;

endmodule七．仿真波形8位循環(huán)移位寄存器的仿真波形如下圖，從波形可以得出，輸入輸出滿足前文真值表，設(shè)計(jì)電路功能達(dá)到設(shè)計(jì)要求上述時(shí)間分析可以得到，輸出信號(hào)存在的時(shí)間延遲，它主要與器件速度、表達(dá)邏輯的合理性有關(guān)，選用速度更高器件、優(yōu)化設(shè)計(jì)可以使該值降低心得體會(huì)剛剛開(kāi)始接觸這門(mén)課的時(shí)候，我什么都不知道，只知道按照老師您打得程序來(lái)抄。然后一步步按步驟做，經(jīng)過(guò)一段時(shí)間的學(xué)習(xí)，學(xué)會(huì)了程序的運(yùn)行和管腳的輸入及在儀器