工學EDA試驗指導(dǎo)書

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上海海事大學信息工程學院試驗中心

2023－07－08

目錄

試驗一QuartusII原理圖設(shè)計

1、在QuartusII中用原理圖輸入法設(shè)計8位全加器2、在QuartusII中用原理圖輸入法設(shè)計較繁雜數(shù)字系統(tǒng)

試驗二基于VHDL的簡單組合與時序電路設(shè)計

1、應(yīng)用QuartusII完成基本組合電路設(shè)計2、應(yīng)用QuartusII完成基本時序電路的設(shè)計3、設(shè)計含異步清0和同步時鐘使能的加法計數(shù)器

試驗三數(shù)控分頻器的設(shè)計

試驗四用QuartusII設(shè)計正弦信號發(fā)生器試驗五序列檢測器設(shè)計試驗六樂曲硬件演奏電路設(shè)計

附錄：GW48EDA/SOPC主系統(tǒng)使用說明

試驗一QuartusII原理圖設(shè)計

1、在QuartusII中用原理圖輸入法設(shè)計8位全加器

(1)試驗?zāi)康模菏煜だ肣uartusⅡ的原理圖輸入方法設(shè)計簡單組合電路，把握層次化設(shè)計的方法，并通過一個8位全加器的設(shè)計把握利用EDA軟件進行原理圖輸入方式的電子線路設(shè)計的詳細流程。

(2)試驗原理：一個8位全加器可以由8個1位全加器構(gòu)成，加法器間的進位可以串行方式實現(xiàn)，即將低位加法器的進位輸出cout與相臨的高位加法器的最低進位輸入信號cin相接。而一個1位全加器可以由半加器來構(gòu)成。

(3)試驗內(nèi)容1：依照1-1、1-2圖完成半加器和全加器的設(shè)計，包括原理圖輸入、編譯、綜合、適配、仿真、試驗板上的硬件測試，并將此全加器電路設(shè)置成一個硬件符號入庫。鍵1、鍵2、鍵3(PIO0/1/2)分別接ain、

bin、cin；發(fā)光管D2、D1(PIO9/8)分別接sum和cout。

AND2OUTPUTaINPUTVCCc0instXNORbINPUTVCCNOTOUTPUTs0inst2inst11-1半加器原理圖

OR2h_adderainINPUTVCCh_adderc0s0abinstinst2abinst1c0s0OUTPUTcoutbinINPUTVCCOUTPUTsumcinINPUTVCC1-2全加器原理圖

(4)試驗內(nèi)容2，建立一個更高層次的原理圖設(shè)計，利用以上獲得的1位全加器構(gòu)成8位全加器，并完成編譯、綜合、適配、仿真和硬件下載（JTAG模式下載SOF文件）測試。建議選擇電路模式1（附錄圖3）；鍵2、鍵1輸入8位加數(shù)；鍵4、鍵3輸入8位被加數(shù)；數(shù)碼6/5顯示加和；D8顯示進位cout。引腳分派如下：a[7..0]對應(yīng)的是PIO[15..8],，引腳分別是12、8、7、6、4、3、2、1。b[7..0]對應(yīng)的是PIO[7..0],，引腳分別是240、239、238、237、236、235、234、233。cin對應(yīng)的是PIO49，引腳是173。sum[7..0]對應(yīng)的是PIO[23..16],，引腳分別是20、19、18、17、16、15、14、13。cout對應(yīng)的是PIO39，引腳是160。

結(jié)構(gòu)如圖1-3。

ain[7..0]INPUTVCCPIN_1PIN_2bin[7..0]PIN_3PIN_233PIN_4PIN_234PIN_6PIN_235PIN_7PIN_236PIN_8PIN_237PIN_12PIN_238f_adderPIN_239ain[0]PIN_240bin[0]aincoutbinsumcininstOUTPUTINPUTVCCsum[7..0]f_adderain[1]sum[0]bin[1]ain[2]f_adderain[3]f_addercoutsumsum[2]bin[3]PIN_13PIN_14PIN_15PIN_16PIN_17PIN_18PIN_19PIN_20coutsumsum[3]ainbincininst1coutsumsum[1]bin[2]ainbincininst2ainbincininst3cinINPUTVCCPIN_173f_adderain[4]bin[4]ain[5]f_adderain[6]f_adderain[7]f_addercoutsumsum[6]bin[7]ainbincininst4coutsumsum[4]bin[5]ainbincininst5coutsumsum[5]bin[6]ainbincininst6ainbincininst7coutsumsum[7]OUTPUTcoutPIN_1601-38位加法器原理圖

(5)試驗內(nèi)容4：要求全程編譯后生成用于配置器件EPCS4編程的壓縮POF文件，并使用USB-Blaster，通過AS模式對試驗板上的EPCS4進行編程，最終進行驗證。

(6)試驗報告：詳細表達8位加法器的設(shè)計流程；給出各層次的原理圖及其對應(yīng)的仿真波形圖；給出加法器的時序分析狀況；最終給出硬件測試流程和結(jié)果。

2、在QuartusII中用原理圖輸入法設(shè)計較繁雜數(shù)字系統(tǒng)

(1)試驗?zāi)康模菏煜ぴ韴D輸入法中74系列等宏功能元件的使用方法，把握更繁雜的原理圖層次化設(shè)計技術(shù)和數(shù)字系統(tǒng)設(shè)計方法。完成8位十進制頻率機的設(shè)計。

(2)原理說明：利用6.2節(jié)介紹的2位計數(shù)器模塊，連接它們的計數(shù)進位，用4個計數(shù)模塊就能完成一個8位有時鐘使能的計數(shù)器；對于測頻控制器的控制信號，在仿真過程中應(yīng)當注意它們可能的毛刺現(xiàn)象。最終依照6.2節(jié)中的設(shè)計流程和方法即可完成全部設(shè)計。

(3)試驗內(nèi)容：首先完成2位頻率計的設(shè)計，然后進行硬件測試，建議選擇電路模式2；數(shù)碼2和1顯示輸出頻率值，待測頻率F_IN接clock0；測頻控制時鐘CLK接clock2，若選擇clock2=8Hz，門控信號CNT_EN的脈寬恰好為1秒。然后建立一個新的原理圖設(shè)計層次，在此基礎(chǔ)上將其擴展為8位頻率計，仿真測試該頻率計待測信號的最高頻率，并與硬件實測的結(jié)果進行比較。

(4)試驗報告：給出各層次的原理圖、工作原理、仿真波形圖和分析，詳述硬件試驗過程和試驗結(jié)果。

試驗二基于VHDL的簡單組合與時序電路設(shè)計

1、應(yīng)用QuartusII完成基本組合電路設(shè)計

(1)試驗?zāi)康模菏煜uartusⅡ的VHDL文本設(shè)計流程全過程，學習簡單組合電路的設(shè)計、多層次電路設(shè)計、仿真和硬件測試。

(2)試驗內(nèi)容1：首先利用QuartusⅡ完成2選1多路選擇器（例2-1）的文本編輯輸入(mux21a.vhd)和仿真測試等步驟，給出圖2-2所示的仿真波形。最終在試驗系統(tǒng)上進行硬件測試，驗證本項設(shè)計的功能。

(3)試驗內(nèi)容2：將此多路選擇器看成是一個元件mux21a，利用元件例化語句描述圖2-1，編輯輸入三選一電路(mux31a.vhd)，并將此文件放在同一目錄中。以下是部分參考程序：

...

COMPONENTMUX21A

PORT(a，b，s:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDCOMPONENT；...

u1:MUX21APORTMAP(a=>a2，b=>a3，s=>s0，y=>tmp);u2:MUX21APORTMAP(a=>a1，b=>tmp，s=>s1，y=>outy);

ENDARCHITECTUREBHV;

ENTITYmux21aIS

PORT(a,b,s:INBIT;y:OUTBIT);ENDENTITYmux21a;

ARCHITECTUREoneOFmux21aISBEGIN

PROCESS(a,b,s)

BEGIN

IFs='0'THENy'0');--計數(shù)器異步復(fù)位ELSIFCLK'EVENTANDCLK='1'THEN--檢測時鐘上升沿

IFEN='1'THEN--檢測是否允許計數(shù)（同步使能）

IFCQI'0');--大于9，計數(shù)值清零ENDIF;ENDIF;ENDIF;

IFCQI=9THENCOUT<='1';--計數(shù)大于9，輸出進位信號ELSECOUT<='0';ENDIF;

CQ<=CQI;--將計數(shù)值向端口輸出ENDPROCESS;ENDbehav;

(3)試驗內(nèi)容1：在Quar