四位十進制頻率計設(shè)計 自己寫的

本文格式為Word版，下載可任意編輯——四位十進制頻率計設(shè)計自己寫的數(shù)字頻率計設(shè)計1.設(shè)計任務(wù)

設(shè)計一簡易數(shù)字頻率計，其基本要求是：

1)測量頻率范圍1Hz~10Hz，量程分為4檔，即×1，×10，×100，×1000。2)頻率測量確鑿度

?fxfx??2?10?3.

3)被測信號可以是下弦波、三角波和方波。4)顯示方式為4位十進制數(shù)顯示。5)使用EWB進行仿真。2.設(shè)計原理及方案

頻率的定義是單位時間（1s）內(nèi)周期信號的變化次數(shù)。若在一定時間間隔T內(nèi)測得周期信號的重復(fù)變化次數(shù)為N，則其頻率為

f=N/T

據(jù)此，設(shè)計方案框圖如圖1所示。

圖1數(shù)字頻率計組成框圖

其基本原理是，被測信號ux首先經(jīng)整形電路變成計數(shù)器所要求的脈沖信號，頻率與被測信號的頻率fx一致。時鐘電路產(chǎn)生時間基準信號，分頻后控制計數(shù)與保持狀態(tài)。當(dāng)其高電平日，計數(shù)器計數(shù)；低電平日，計數(shù)器處于保持狀態(tài)，數(shù)據(jù)送入鎖存器進行鎖存顯示。然后對計數(shù)器清零，準備下一次計數(shù)。其波形規(guī)律關(guān)系圖如圖2所示。3.基本電路設(shè)計1)整形電路

整形電路是將待測信號整形變成計數(shù)器所要求的脈沖信號。電路形式采用由555定時器所構(gòu)成的施密特觸發(fā)器，電路如圖XXX所示。若待測信號為三角波，輸入整形電路，設(shè)置分析為瞬態(tài)分析，啟動電路，其輸入、輸出波形如圖XXX所示?？梢娸敵鰹榉讲ǎ哳l率一致。

2)時鐘產(chǎn)生電路

時鐘信號是控制計數(shù)器計數(shù)的標準時間信號，其精度很大程度上決定了頻率計的頻率測量精度。當(dāng)要求頻率測量精度較高時，應(yīng)使用晶體振蕩器通過分頻獲得。在此頻率計中，時鐘信號采用555定時器構(gòu)成的多諧振蕩器電路，產(chǎn)生頻率為1Kz的信號，然后再進行分頻。多諧振蕩器電路如圖XXX所示。由555定時器構(gòu)成多諧振蕩器的周期計算公式為

XXXXXXXXXX

取XXXXXXXXXXXXXX，則得到振蕩頻率為1Kz的負脈沖，其振蕩波形如圖XXX所示。

3)分頻器電路

采用計數(shù)器構(gòu)成分頻電路，對1Kz的時鐘脈沖進行分頻，取得不同量程所需要的時間基準信號，實現(xiàn)量程控制。1Kz的時鐘脈沖，對其進行3次10分頻，每個10分頻器的輸出信號頻率分別為100Hz，10Hz，1Hz三種時間基準信號。對應(yīng)于以1Kz，100Hz，10Hz，1Hz的信號作為時間基準信號時，相應(yīng)的量程為×1000，×100，×10，×1。

構(gòu)成10分頻帶電路是采用十進制計數(shù)器74LS160實現(xiàn)的。具體電路及其輸入、輸出波形如圖XXX所示。

（1）T觸發(fā)器

T觸發(fā)器電路是用來將分頻帶器輸出阻抗的窄脈沖整形為方波，由于計數(shù)器需要用方波來控制其計數(shù)/保持狀態(tài)的切換。整形后方波的頻率為頻器輸出信號頻率的一半，則對應(yīng)于1Kz，100Kz，10Kz，1Hz的信號，T觸發(fā)器輸出信號的高電平持續(xù)時間分別為0.001s,0.01s,0.1s,1s。T觸發(fā)器采用JK觸發(fā)器7473為實現(xiàn)，其電路連接圖及其輸入、輸出波形如圖XXX所示。

（2）單穩(wěn)觸發(fā)器

單穩(wěn)觸發(fā)器用于產(chǎn)生一窄脈沖，以觸發(fā)鎖存器，使計數(shù)器在計數(shù)完畢后更新鎖存器數(shù)值。單穩(wěn)觸發(fā)器電路采用555定時器實現(xiàn)，為了保證系統(tǒng)正常工作，單穩(wěn)電路產(chǎn)生的脈沖寬度不能大于該量程分頻帶器輸出信號的周期。例如，計數(shù)器的最大量程是×1000，對應(yīng)分頻帶器輸出的時間基準信號頻率為1000Hz，周期是1ms。取單穩(wěn)電路輸出脈沖寬度TW=0.1ms。根據(jù)TW=1.1RC，取C=0.01Uf，則R=9.8KΩ，取標稱什為10KΩ。單穩(wěn)觸發(fā)器輸入信號是T觸發(fā)器輸出信號經(jīng)Rd、Cd組成的微分器將方波變成尖脈沖后加到555定時器的觸發(fā)器。電路圖及輸入、輸出波形如圖XXX所示。

（3）延遲反相器

延時反相器的功能是為了得到一個對計數(shù)器清零的信號。由于計數(shù)器清零

是低電平有效，而且計數(shù)器清零必需在單穩(wěn)觸發(fā)信號之后，故延遲反相器是在上述單穩(wěn)電路之后，再加一級單穩(wěn)觸發(fā)電路，且在其輸出端加反相器輸出。其輸入、輸出波形如圖XXX所示。（4）計數(shù)器

計數(shù)器在T觸發(fā)器輸出信號的控制下，對經(jīng)過整形的待測信號進行脈沖計數(shù)，所得結(jié)果乘以量程即為待測信號頻率。

根據(jù)精度要求，采用4個十進制計數(shù)器級聯(lián)，構(gòu)成N=1000計數(shù)器。十進制計數(shù)器仍采用74LS160實現(xiàn)。其電路圖如圖XXX所示。其中計數(shù)器的清零信號由延遲反相器提供，控制信號由T觸發(fā)器提供，計數(shù)器輸出結(jié)果送入鎖存器。

（5）鎖存器和顯示

計數(shù)器的結(jié)果進入鎖存器鎖存，4個七段數(shù)碼管顯示測試信號的頻率。鎖存器使用了兩片8D集成觸發(fā)器實現(xiàn)，其控制信號來自于延遲反相器，具體電路如圖XXX所示。

（6）數(shù)字頻率計的總體電路

圖XXX是數(shù)字頻率計的總體電路圖。

4.測試

搭建好以上電路以后，進行調(diào)試，首先分模塊進行調(diào)試，待每一個模塊調(diào)試正確后，不規(guī)則進行聯(lián)調(diào)。由于整個電路的分析是瞬態(tài)分析，故總體電路的分析需要較長時間。以上僅僅是學(xué)生所做綜合電路分析與設(shè)計的例子，由于EWB5.12教學(xué)版本庫元件的限制，

有些電路與系統(tǒng)無法進行全部電路的仿真（例如收發(fā)信通信系統(tǒng)等），但有些局部電路也可以進行仿真，從而節(jié)省對這部分電路設(shè)計化費的時間。

求4位可自動轉(zhuǎn)換量程的十進制頻率計EPM7128S可用的VHDL程序

其他回復(fù)：我有詳細論文。VHDl程序,詳細原理和框圖。不過我當(dāng)時用的是epm240.。。它的規(guī)律門比epm7128多。那時候我想用epm7128的。但是規(guī)律門不夠。你或者需要考慮換一下芯片。不然難以實現(xiàn)功能。125319557@.com聯(lián)系。偏差由D控制什么意思

晶藍剛買一周系列18千瓦升級版。顯示溫

其他答案：根據(jù)頻率的定義和頻率測量的基本原理，測定信號的頻率必需有一個脈寬為1秒的對輸入信號脈沖計數(shù)允許的信號；1秒計數(shù)終止后，計數(shù)值鎖入鎖存器的鎖存信號和為下一測頻計數(shù)周期作準備的計數(shù)器清0信號。這0個信號可以由一個測頻控制信號發(fā)生器產(chǎn)生，即圖7-1中的TESTCTL，它的設(shè)計要求是，TESTCTL的計數(shù)使能信號CNT_EN能產(chǎn)生一個1秒脈寬的周期信號，并對頻率計的每一計數(shù)器CNT10的ENA使能端進行同步控制。當(dāng)CNT_EN高電平日，允許計數(shù)；低電平日中止計數(shù)，并保持其所計的脈沖數(shù)。在中止計數(shù)期間，首先需要一個鎖存信號LOAD的上跳沿將計數(shù)器在前1秒鐘的計數(shù)值鎖存進各鎖存器REG4B中，并由外部的7段譯碼器譯出，顯示計數(shù)值。設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。鎖存信號之后，必需有一清零信號RST_CNT對計數(shù)器進行清零，為下1秒鐘的計數(shù)操作作準備。其工作時序波形如圖7-2。

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT4BIS

PORT(CLK:INSTD_LOGIC;RST:INSTD_LOGIC;ENA:INSTD_LOGIC;

OUTY:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT4B;

ARCHITECTUREbehavOFCNT4BIS

SIGNALCQI:STD_LOGIC_VECTOR(3DOWNTO0);BEGIN

P_REG:PROCESS(CLK,RST,ENA)BEGIN

IFRST='1'THENCQI<=\ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENCQI<=CQI+1;ENDIF;ENDIF;OUTY<=CQI;

ENDPROCESSP_REG;--進位輸出

COUT<=CQI(0)ANDCQI(1)ANDCQI(2)ANDCQI(3);ENDbehav;

LIBRARYIEEE;--測頻控制器USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYTESTCTLIS

PORT(CLKK:INSTD_LOGIC;--1HzCNT_EN,RST_CNT,LOAD:OUTSTD_LOGIC);ENDTESTCTL;

ARCHITECTUREbehavOFTESTCTLISSIGNALDIV2CLK:STD_LOGIC;BEGIN

PROCESS(CLKK)BEGIN

IFCLKK'EVENTANDCLKK='1'THENDIV2CLK<=NOTDIV2CLK;ENDIF;

ENDPROCESS;

PROCESS(CLKK,DIV2CLK)BEGIN

IFCLKK='0'ANDDiv2CLK='0'THENRST_CNT<='1';ELSERST_CNT<='0';ENDIF;ENDPROCESS;

LOAD<=NOTDIV2CLK;CNT_EN<=DIV2CLK;ENDbehav;

LIBRARYIEEE;--4位鎖存器

USEIEEE.STD_LOGIC_1164.ALL;ENTITYREG4BIS

PORT(LOAD:INSTD_LOGIC;

DIN:INSTD_LOGIC_VECTOR(3DOWNTO0);

DOUT:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDREG4B;

ARCHITECTUREbehavOFREG4BISBEGIN

PROCESS(LOAD,DIN)BEGIN

IFLOAD'EVENTANDLOAD='1'THENDOUT<=DIN;--時鐘到來時，鎖存輸入數(shù)據(jù)ENDIF;

ENDPROCESS;ENDbehav;

還有用VerilogHDL語言設(shè)計的程序

//測頻控制器

moduletestctl(clkk,cnt_en,rst_cnt,load);inputclkk;

outputcnt_en,rst_cnt,load;regrst_cnt;regdiv2clk;

always@(posedgeclkk)begin

div2clk=~div2clk;end

always@(clkkordiv2clk)begin

if((clkk==’b0)

elserst_cnt=’b0;end

assignload=~div2clk;assigncnt_en=div2clk;endmodule//十進制計數(shù)器

modulecnt10(clk,rst,ena,outy,cout);inputclk,rst,ena;output[3:0]outy;outputcout;reg[3:0]outy;

always@(posedgeclk)