FPGA設(shè)計與VHDL實(shí)現(xiàn)-教學(xué)大綱、授課計劃

《FPGA設(shè)計與VHDL實(shí)現(xiàn)》教學(xué)大綱課程信息課程名稱：FPGA設(shè)計與VHDL實(shí)現(xiàn)課程類別：素質(zhì)選修課/專業(yè)基礎(chǔ)課課程性質(zhì)：選修/必修計劃學(xué)時：64計劃學(xué)分：4先修課程：無選用教材：《FPGA設(shè)計與VHDL實(shí)現(xiàn)》，王金明主編，2021年，電子工業(yè)出版社教材。適用專業(yè)：本課程著眼于實(shí)用，緊密聯(lián)系教學(xué)科研實(shí)際，實(shí)例豐富，配套電子課件、程序代碼、習(xí)題參考答案等。本課程可作為電子、通信、集成電路、計算機(jī)、電路與系統(tǒng)、通信與信息系統(tǒng)、測控技術(shù)與儀器等專業(yè)本科生和研究生的課程，也可供從事電路設(shè)計和系統(tǒng)開發(fā)的工程技術(shù)人員學(xué)習(xí)參考。課程負(fù)責(zé)人：二、課程簡介本課程根據(jù)EDA課程教學(xué)要求，以提高數(shù)字系統(tǒng)設(shè)計能力為目標(biāo)，系統(tǒng)闡述FPGA數(shù)字開發(fā)的相關(guān)知識，主要內(nèi)容包括EDA技術(shù)概述、FPGA/CPLD器件、QuartusPrime使用指南、VHDL設(shè)計初步、VHDL結(jié)構(gòu)與要索、VHDL基本語句、VHDL設(shè)計進(jìn)階、VHDL有限狀態(tài)機(jī)設(shè)計、VHDL數(shù)字設(shè)計與優(yōu)化、VHDL的TestBench仿真、VHDL設(shè)計實(shí)例等。課程以QuartusPrime、ModelSimSE軟件為工具，以VHDL為設(shè)計語言，以可綜合的設(shè)計為重點(diǎn)，通過諸多精選設(shè)計案例，系統(tǒng)闡述數(shù)字系統(tǒng)設(shè)計方法與設(shè)計思想，由淺入深地介紹VHDL工程開發(fā)的手段與技能。三、課程教學(xué)要求序號專業(yè)畢業(yè)要求課程教學(xué)要求關(guān)聯(lián)程度1工程知識1.掌握EDA技術(shù)概述、FPGA/CPLD器件、QuartusPrime使用指南、VHDL設(shè)計初步。2.了解FPGA設(shè)計與VHDL實(shí)現(xiàn)應(yīng)用領(lǐng)域和市場需求，為產(chǎn)品設(shè)計和開發(fā)提供指導(dǎo)。L2問題分析1.學(xué)會對FPGA設(shè)計與VHDL實(shí)現(xiàn)中出現(xiàn)的問題進(jìn)行分析和解決，包括硬件故障、軟件錯誤、網(wǎng)絡(luò)問題等。2.學(xué)會進(jìn)行故障排除和維修和計算方法，以實(shí)現(xiàn)數(shù)據(jù)處理應(yīng)用。H3設(shè)計/開發(fā)解決方案1.掌握數(shù)字系統(tǒng)設(shè)計方法與設(shè)計思想，能將FPGA設(shè)計與VHDL實(shí)現(xiàn)技術(shù)應(yīng)用到工作和生活領(lǐng)域中。2.學(xué)會進(jìn)行系統(tǒng)測試和驗證，以確保系統(tǒng)的質(zhì)量和性能符合要求。H4研究L5使用現(xiàn)代工具1.掌握FPGA設(shè)計與VHDL實(shí)現(xiàn)領(lǐng)域研發(fā)的現(xiàn)代工具，如仿真軟件、調(diào)試工具等。2.學(xué)會使用現(xiàn)代工具進(jìn)行數(shù)據(jù)分析和處理，提高工作效率和準(zhǔn)確性。M6工程與社會1.了解FPGA設(shè)計與VHDL實(shí)現(xiàn)研發(fā)的產(chǎn)品對社會的影響和作用，以及相關(guān)的法律法規(guī)和標(biāo)準(zhǔn)。2.學(xué)會將相應(yīng)技術(shù)應(yīng)用于實(shí)際生產(chǎn)和社會服務(wù)中，為社會做出貢獻(xiàn)。L7環(huán)境和可持續(xù)發(fā)展L8職業(yè)規(guī)范L9個人和團(tuán)隊1.學(xué)會個人發(fā)展和團(tuán)隊合作，提高個人和團(tuán)隊的綜合素質(zhì)。2.學(xué)會與他人合作和溝通，建立良好的人際關(guān)系和團(tuán)隊合作氛圍。H10溝通1.學(xué)會進(jìn)行有效的溝通和表達(dá)，與客戶、同事和上級保持良好的溝通和協(xié)作。2.學(xué)會進(jìn)行跨文化溝通和合作，提高國際化視野和跨文化交流能力。M11項目管理1.學(xué)會進(jìn)行項目管理和組織，包括項目計劃、進(jìn)度控制、質(zhì)量管理等。2.學(xué)會進(jìn)行風(fēng)險評估和管理，提高項目成功的概率和效率。L12終身學(xué)習(xí)1.學(xué)會進(jìn)行自我學(xué)習(xí)和自我提升，不斷提高自身的專業(yè)水平和創(chuàng)新能力。2.學(xué)會進(jìn)行終身學(xué)習(xí)和職業(yè)發(fā)展規(guī)劃，不斷拓展職業(yè)領(lǐng)域和發(fā)展空間。H注：“課程教學(xué)要求”欄中內(nèi)容為針對該課程適用專業(yè)的專業(yè)畢業(yè)要求與相關(guān)教學(xué)要求的具體描述。“關(guān)聯(lián)程度”欄中字母表示二者關(guān)聯(lián)程度。關(guān)聯(lián)程度按高關(guān)聯(lián)、中關(guān)聯(lián)、低關(guān)聯(lián)三檔分別表示為“H”“M”或“L”?！罢n程教學(xué)要求”及“關(guān)聯(lián)程度”中的空白欄表示該課程與所對應(yīng)的專業(yè)畢業(yè)要求條目不相關(guān)。四、課程教學(xué)內(nèi)容章節(jié)名稱主要內(nèi)容重難點(diǎn)關(guān)鍵詞學(xué)時類型1EDA技術(shù)概述EDA技術(shù)及其發(fā)展Top-down設(shè)計與E核復(fù)用數(shù)字設(shè)計的流程常用的EDA工具軟件EDA技術(shù)的發(fā)展趨勢了解EDA技術(shù)及其發(fā)展；掌握數(shù)字設(shè)計的流程5理論2FPGA/CPLD器件PLD概述PLD的基本原理與結(jié)構(gòu)低密度PLD的原理與結(jié)構(gòu)CPLD的原理與結(jié)構(gòu)FPGA的原理與結(jié)構(gòu)FPGA/CPLD的編程元件邊界掃描測試技術(shù)FPGA/CPLD的編程與配置Intel的FPGA/CPLDFPGA/CPLD的發(fā)展趨勢掌握CPLD的原理與結(jié)構(gòu)和FPGA的原理與結(jié)構(gòu)11理論3QuartusPrime使用指南QuartusPrime原理圖設(shè)計基于IP核的設(shè)計SignalTapII的使用方法QuartusPrime的優(yōu)化設(shè)置與時序分析掌握SignalTapII的使用方法；掌握QuartusPrime的優(yōu)化設(shè)置與時序分析4理論+實(shí)操4VHDL設(shè)計初步VHDL簡介VHDL組合電路設(shè)計VHDL時序電路設(shè)計掌握VHDL組合和時序電路設(shè)計的原理4理論+實(shí)操5VHDL結(jié)構(gòu)與要素實(shí)體結(jié)構(gòu)體VHDL庫和程序位配置子程序VHDL文字規(guī)則數(shù)據(jù)對象VHDL數(shù)據(jù)類型VHDL運(yùn)算符掌握VHDL文字規(guī)則、數(shù)據(jù)類型和運(yùn)算符8理論+實(shí)操6VHDL基本語句順序語句并行語句屬性說明與定義語句掌握順序語句、并行語句等VHDL基本語句4理論+實(shí)操7VHDL設(shè)計進(jìn)階行為描述數(shù)據(jù)流描述結(jié)構(gòu)描述三態(tài)邏輯設(shè)計分頻器設(shè)計用鎖相環(huán)IP核實(shí)現(xiàn)倍頻和相移掌握用鎖相環(huán)IP核實(shí)現(xiàn)倍頻和相移的方法8理論+實(shí)操8VHDL有限狀態(tài)機(jī)設(shè)計有限狀態(tài)機(jī)有限狀態(tài)機(jī)的描述方式狀態(tài)編碼有限狀態(tài)機(jī)設(shè)計要點(diǎn)有限狀態(tài)機(jī)應(yīng)用實(shí)例理解有限狀態(tài)機(jī)的描述方式；掌握有限狀態(tài)機(jī)設(shè)計要點(diǎn)4理論+實(shí)操9VHDL數(shù)字設(shè)計與優(yōu)化流水線設(shè)計資源共享4x4矩陣鍵盤字符液晶漢字圖形點(diǎn)陣液晶VGA顯示器音樂演奏電路掌握VHDL數(shù)字設(shè)計與優(yōu)化的方法8理論+實(shí)操10VHDL的TestBench仿真VHDL仿真概述VHDL測試平臺ModelSimSE仿真實(shí)例掌握VHDL測試平臺ModelSimSE的使用方法4理論+實(shí)操11VHDL設(shè)計實(shí)例m序列產(chǎn)生器Gold碼數(shù)字過零檢測和等精度頻率測量QPSK數(shù)字調(diào)制器小型神經(jīng)網(wǎng)絡(luò)數(shù)字AGC理解數(shù)字過零檢測和等精度頻率測量等案例的原理4理論五、考核要求及成績評定序號成績類別考核方式考核要求權(quán)重（%）備注1期末成績期末考試大作業(yè)50百分制，60分為及格2平時成績實(shí)踐11次40優(yōu)、良、中、及格、不及格3平時表現(xiàn)出勤情況10兩次未參加課程則無法獲得學(xué)分注：此表中內(nèi)容為該課程的全部考核方式及其相關(guān)信息。六、學(xué)生學(xué)習(xí)建議學(xué)習(xí)方法建議1.依據(jù)專業(yè)教學(xué)標(biāo)準(zhǔn)，結(jié)合崗位技能職業(yè)標(biāo)準(zhǔn)，通過案例展開學(xué)習(xí)，將每個項目分成多個任務(wù)，系統(tǒng)化地學(xué)習(xí)。2.通過每個項目最后搭配的習(xí)題，鞏固知識點(diǎn)。3.了解行業(yè)企業(yè)技術(shù)標(biāo)準(zhǔn)，注重學(xué)習(xí)新技術(shù)、新工藝和新方法，根據(jù)教材中穿插設(shè)置的智能終端產(chǎn)品應(yīng)用相關(guān)實(shí)例，對已有技術(shù)持續(xù)進(jìn)行更新。4.通過開展課堂討論、實(shí)踐活動，增強(qiáng)的團(tuán)隊協(xié)作能力，學(xué)會如何與他人合作、溝通、協(xié)調(diào)等等。學(xué)生課外閱讀參考資料《FPGA設(shè)計與VHDL實(shí)現(xiàn)》，王金明主編，2021年，電子工業(yè)出版社教材。七、課程改革與建設(shè)（1）開放式、自主式學(xué)習(xí)已成為EDA教學(xué)的主流，而“口袋實(shí)驗板”適應(yīng)了教學(xué)的需要，受到越來越多師生的瀝血。FPGA“口袋實(shí)驗板”便攜易用，資源幸言，學(xué)生可隨時隨地進(jìn)行創(chuàng)新設(shè)計，非常有利于學(xué)生自主學(xué)習(xí)能力和創(chuàng)新實(shí)踐能力的培養(yǎng)。（2）QuartusPrime為主要設(shè)計工具，以VHDL為設(shè)計語言，以IntelFPGA芯片為目標(biāo)器件，選取C4_MB“口袋實(shí)驗板”為目標(biāo)開發(fā)板，結(jié)合大量精選設(shè)計案例，系統(tǒng)地介紹EDA開發(fā)的方法與技能。平時對學(xué)生的考核內(nèi)容包括出勤情況、學(xué)生的學(xué)習(xí)成果、課堂討論等方面，占期末總評的50%。期末考試成績占期末總評的50%。制訂人簽字：教研室主任簽字：院部負(fù)責(zé)人簽字：修訂時間：年月日教學(xué)日歷（20xx～20xx學(xué)年第x學(xué)期）開課學(xué)院開課專業(yè)講授學(xué)時32課程名稱FPGA設(shè)計與VHDL實(shí)現(xiàn)授課教師實(shí)踐/實(shí)驗學(xué)時32授課年級授課班級總學(xué)時64使用教材《FPGA設(shè)計與VHDL實(shí)現(xiàn)》參考書目《FPGA設(shè)計與VHDL實(shí)現(xiàn)》校歷周次授課內(nèi)容分章節(jié)題目第1周第一章EDA技術(shù)概述（4學(xué)時）1.1EDA技術(shù)及其發(fā)展（1學(xué)時）1.2Top-down設(shè)計與E核復(fù)用（1學(xué)時）1.3數(shù)字設(shè)計的流程（1學(xué)時）1.4常用的EDA工具軟件（1學(xué)時）第2周第一章EDA技術(shù)概述（1學(xué)時）1.5EDA技術(shù)的發(fā)展趨勢（1學(xué)時）第二章FPGA/CPLD器件（3學(xué)時）2.1PLD概述（1學(xué)時）2.2PLD的基本原理與結(jié)構(gòu)（2學(xué)時）第3周第二章FPGA/CPLD器件（4學(xué)時）2.3低密度PLD的原理與結(jié)構(gòu)（1學(xué)時）2.4CPLD的原理與結(jié)構(gòu)（1學(xué)時）2.5FPGA的原理與結(jié)構(gòu)（1學(xué)時）2.6FPGA/CPLD的編程元件（1學(xué)時）第4周第二章FPGA/CPLD器件（4學(xué)時）2.7邊界掃描測試技術(shù)（1學(xué)時）2.8FPGA/CPLD的編程與配置（1學(xué)時）2.9Intel的FPGA/CPLD（1學(xué)時）2.10FPGA/CPLD的發(fā)展趨勢（1學(xué)時）第5周第三章QuartusPrime使用指南（4學(xué)時）3.1QuartusPrime原理圖設(shè)計（1學(xué)時）3.2基于IP核的設(shè)計（1學(xué)時）3.3SignalTapII的使用方法（1學(xué)時）3.4QuartusPrime的優(yōu)化設(shè)置與時序分析（1學(xué)時）第6周第四章VHDL設(shè)計初步（4學(xué)時）4.1VHDL簡介（1學(xué)時）4.2VHDL組合電路設(shè)計（1學(xué)時）4.3VHDL時序電路設(shè)計（2學(xué)時）第7周第五章VHDL結(jié)構(gòu)與要素（4學(xué)時）5.1實(shí)體（1學(xué)時）5.2結(jié)構(gòu)體（1學(xué)時）5.3VHDL庫和程序位（1學(xué)時）5.4配置5.5子程序（1學(xué)時）第8周第五章VHDL結(jié)構(gòu)與要素（4學(xué)時）5.6VHDL文字規(guī)則（1學(xué)時）5.7數(shù)據(jù)對象（1學(xué)時）5.8VHDL數(shù)據(jù)類型（1學(xué)時）5.9VHDL運(yùn)算符（1學(xué)時）第9周第六章VHDL基本語句（4學(xué)時）6.1順序語句（1學(xué)時）6.2并行語句（1學(xué)時）6.3屬性說明與定義語句（2學(xué)時）第10周第七章VHDL設(shè)計進(jìn)階（4學(xué)時）7.1行為描述（1學(xué)時）7.2數(shù)據(jù)流描述（1學(xué)時）7.3結(jié)構(gòu)描述（2學(xué)時）第11周第七章VHDL設(shè)計進(jìn)階（4學(xué)時）7.4三態(tài)邏輯設(shè)計（1學(xué)時）7.5分頻器設(shè)計（1學(xué)時）7.6用鎖相環(huán)IP核實(shí)現(xiàn)倍頻和相移（2學(xué)時）第12周第八章VHDL有限狀態(tài)機(jī)設(shè)計（4學(xué)時）8.1有限狀態(tài)機(jī)（1學(xué)時）8.2有限狀態(tài)機(jī)的描述方式（1學(xué)時）8.3狀態(tài)編碼（1學(xué)時）8.4有限狀態(tài)機(jī)設(shè)計要點(diǎn)8.5有限狀態(tài)機(jī)應(yīng)用實(shí)例（1學(xué)時）第13周第九章VHDL數(shù)字設(shè)計與優(yōu)化（4學(xué)時）9.1流水線設(shè)計（1學(xué)時）9.2資源共享（1學(xué)時）9.34x4矩陣鍵盤（1學(xué)時）9.4字符液晶（1學(xué)時）第14周第九章VHDL數(shù)字設(shè)計與優(yōu)化（4學(xué)時）9.5漢字圖形點(diǎn)陣液晶（1學(xué)時）9.6