數(shù)字電子技術(shù)（廣東工業(yè)大學(xué)）智慧樹知到課后章節(jié)答案2023年下廣東工業(yè)大學(xué)

數(shù)字電子技術(shù)（廣東工業(yè)大學(xué)）智慧樹知到課后章節(jié)答案2023年下廣東工業(yè)大學(xué)廣東工業(yè)大學(xué)

緒論單元測(cè)試

世界上第一塊集成電路芯片誕生于1947年。（

）

A:錯(cuò)B:對(duì)

答案:錯(cuò)

第一章測(cè)試

4位二進(jìn)制數(shù)的最大數(shù)是1111B（

）

A:對(duì)B:錯(cuò)

答案:對(duì)

4位八進(jìn)制數(shù)的最大數(shù)是8888O（

）

A:錯(cuò)B:對(duì)

答案:錯(cuò)

4位十六進(jìn)制數(shù)的最大數(shù)是FFFFH（

）

A:錯(cuò)B:對(duì)

答案:對(duì)

與4位二進(jìn)制數(shù)的最大值等值的十進(jìn)制數(shù)是15（

）

A:對(duì)B:錯(cuò)

答案:對(duì)

與4位八進(jìn)制數(shù)的最大值等值的十進(jìn)制數(shù)是4038（

）

A:錯(cuò)B:對(duì)

答案:錯(cuò)

與4位十六進(jìn)制數(shù)的最大值等值的十進(jìn)制數(shù)為65535（

）

A:錯(cuò)B:對(duì)

答案:對(duì)

二進(jìn)制數(shù)(1011.11)2的十進(jìn)制數(shù)是11.3（

）

A:對(duì)B:錯(cuò)

答案:錯(cuò)

十進(jìn)制數(shù)(26.335)10轉(zhuǎn)換成二進(jìn)制數(shù)是=(11010.011)2（

）

A:對(duì)B:錯(cuò)

答案:錯(cuò)

(000101010000)8421BCD是(150)10也是(96)16（

）

A:錯(cuò)B:對(duì)

答案:對(duì)

用BCD碼表示十進(jìn)制數(shù)(36)10=(00110111)8421BCD（

）

A:對(duì)B:錯(cuò)

答案:錯(cuò)

第二章測(cè)試

兩個(gè)變量的異或運(yùn)算和同或運(yùn)算之間是反邏輯的關(guān)系。（

）

A:對(duì)B:錯(cuò)

答案:對(duì)

代入定理中對(duì)代入邏輯式的形式和復(fù)雜程度有限制。（

）

A:錯(cuò)B:對(duì)

答案:錯(cuò)

將一個(gè)約束項(xiàng)寫人邏輯函數(shù)式或不寫入邏輯函數(shù)式,對(duì)函數(shù)的輸出有影響。（

）

A:對(duì)B:錯(cuò)

答案:錯(cuò)

將一個(gè)任意項(xiàng)寫人邏輯函數(shù)式或不寫入邏輯函數(shù)式,對(duì)函數(shù)的輸出無影響。（

）

A:錯(cuò)B:對(duì)

答案:對(duì)

去掉無關(guān)項(xiàng)才能得到更簡(jiǎn)單的邏輯函數(shù)化簡(jiǎn)結(jié)果。（

）

A:對(duì)B:錯(cuò)

答案:錯(cuò)

邏輯運(yùn)算是邏輯變量與及常量之間邏輯的算術(shù)運(yùn)算，是數(shù)量之間的運(yùn)算。（

）

A:錯(cuò)B:對(duì)

答案:錯(cuò)

在邏輯代數(shù)中交換律和普通代數(shù)的運(yùn)算規(guī)則是相同的。（

）

A:對(duì)B:錯(cuò)

答案:對(duì)

在邏輯代數(shù)中互補(bǔ)律和普通代數(shù)的運(yùn)算規(guī)則是相同的。（

）

A:對(duì)B:錯(cuò)

答案:錯(cuò)

反演定理是對(duì)任一邏輯式Y(jié)，若將式中與或互換、01互換，可以得到Y(jié)’。（

）

A:對(duì)B:錯(cuò)

答案:錯(cuò)

邏輯代數(shù)是一個(gè)封閉的代數(shù)系統(tǒng)，它由一個(gè)邏輯變量集，常量0和1以及“與”、“或”、“非”三種基本運(yùn)算所構(gòu)成。（

）

A:對(duì)B:錯(cuò)

答案:對(duì)

第三章測(cè)試

多個(gè)二極管門電路可以串聯(lián)使用。（

）

A:錯(cuò)B:對(duì)

答案:錯(cuò)

CMOS反相器輸出的高、低電平值與負(fù)載電流無關(guān)。（

）

A:錯(cuò)B:對(duì)

答案:錯(cuò)

OC和OD門在使用時(shí)其輸出端必須外接上拉電阻和電源。（

）

A:對(duì)B:錯(cuò)

答案:對(duì)

任何輸出結(jié)構(gòu)的邏輯門輸出端并聯(lián)時(shí)都能實(shí)現(xiàn)“線與”邏輯。（

）

A:錯(cuò)B:對(duì)

答案:錯(cuò)

CMOS傳輸門的輸出端和輸入端是不能互換的。（

）

A:對(duì)B:錯(cuò)

答案:錯(cuò)

TTL反相器的輸入端懸空時(shí)相當(dāng)于接入低電平。（

）

A:錯(cuò)B:對(duì)

答案:錯(cuò)

三態(tài)輸出緩沖器的用途不包括有以下幾種：（

）

A:線與邏輯B:雙向模擬開關(guān)C:總線結(jié)構(gòu)D:電平變換E:數(shù)據(jù)雙向傳輸

答案:雙向模擬開關(guān);電平變換

OC和OD門不可以實(shí)現(xiàn)的功能是：（

）

A:數(shù)據(jù)雙向傳輸B:電平變換C:雙向模擬開關(guān)D:線與邏輯E:總線結(jié)構(gòu)

答案:數(shù)據(jù)雙向傳輸;雙向模擬開關(guān);總線結(jié)構(gòu)

圖中電路由TTL邏輯門構(gòu)成，輸出端的邏輯電平是：（

）

A:高電平B:高阻態(tài)

C:低電平D:不確定

答案:低電平

圖中電路由CMOS邏輯門構(gòu)成，輸出端的邏輯電平是：(

)

A:高電平B:不確定C:低電平D:高阻態(tài)

答案:高電平

第四章測(cè)試

在二—十進(jìn)制譯碼器中，未使用的輸入編碼應(yīng)做約束項(xiàng)處理。（

）

A:對(duì)B:錯(cuò)

答案:對(duì)

普通編碼器在任何時(shí)刻只能對(duì)一個(gè)輸入信號(hào)進(jìn)行編碼。（

）

A:對(duì)B:錯(cuò)

答案:對(duì)

優(yōu)先編碼器的輸入信號(hào)是相互排斥的，不容許多個(gè)編碼信號(hào)同時(shí)有效。（

）

A:對(duì)B:錯(cuò)

答案:錯(cuò)

編碼和譯碼是互逆的過程。（

）

A:對(duì)B:錯(cuò)

答案:對(duì)

共陰發(fā)光二極管數(shù)碼顯示器需選用有效輸出為高電平的七段顯示譯碼器來驅(qū)動(dòng)。（

）

A:對(duì)B:錯(cuò)

答案:對(duì)

3位二進(jìn)制編碼器是3位輸入、8位輸出。（

）

A:對(duì)B:錯(cuò)

答案:錯(cuò)

組合邏輯電路的特點(diǎn)是：任何時(shí)刻電路的穩(wěn)定輸出，僅僅取決于該時(shí)刻各個(gè)輸入變量的取值，與電路原來的狀態(tài)無關(guān)。（

）

A:錯(cuò)B:對(duì)

答案:對(duì)

半加器與全加器的區(qū)別在于半加器無進(jìn)位輸出，而全加器有進(jìn)位輸出。（

）

A:對(duì)B:錯(cuò)

答案:錯(cuò)

串行進(jìn)位加法器的優(yōu)點(diǎn)是電路簡(jiǎn)單、連接方便，而且運(yùn)算速度快。（

）

A:對(duì)B:錯(cuò)

答案:錯(cuò)

二進(jìn)制譯碼器的每一個(gè)輸出信號(hào)就是輸入變量的一個(gè)最小項(xiàng)。（

）

A:對(duì)B:錯(cuò)

答案:對(duì)

第五章測(cè)試

判斷題觸發(fā)器的狀態(tài)通常指輸出端Q的狀態(tài)（

）。

A:錯(cuò)B:對(duì)

答案:對(duì)

由或非門構(gòu)成的SR鎖存器，在S=1，R=0時(shí)，鎖存器的輸出狀態(tài)為“0”（

）。

A:錯(cuò)B:對(duì)

答案:錯(cuò)

電平觸發(fā)的觸發(fā)器存在“空翻”現(xiàn)象（

）。

A:對(duì)B:錯(cuò)

答案:對(duì)

時(shí)序邏輯電路的輸出僅取決于當(dāng)時(shí)的輸入信號(hào)，與電路原來的狀態(tài)無關(guān)（

）。

A:對(duì)B:錯(cuò)

答案:錯(cuò)

存儲(chǔ)8位二進(jìn)制信息需要8個(gè)觸發(fā)器（

）。

A:對(duì)B:錯(cuò)

答案:對(duì)

若某時(shí)序邏輯電路的狀態(tài)轉(zhuǎn)換圖中沒有無效狀態(tài)，則不存在自啟動(dòng)問題（

）。

A:對(duì)B:錯(cuò)

答案:對(duì)

由或非門構(gòu)成的SR鎖存器，當(dāng)（

）時(shí)，鎖存器的輸出保持原狀態(tài)不變。

A:S=1，R=0B:S=0，R=0C:S=1，R=1D:S=0，R=1

答案:S=0，R=0

觸發(fā)器圖形符號(hào)中，C1前面的“>”表示（

）。

A:邊沿觸發(fā)B:高電平有效輸入C:脈沖觸發(fā)D:低電平有效輸入

答案:邊沿觸發(fā)

T觸發(fā)器的特性方程是（

）。

A:B:C:D:

答案:

四種觸發(fā)器中，有約束條件的是（

）。

A:JK觸發(fā)器B:T觸發(fā)器C:SR觸發(fā)器D:D觸發(fā)器

答案:SR觸發(fā)器

下列電路中，（

）不是時(shí)序邏輯電路。

A:觸發(fā)器B:計(jì)數(shù)器C:譯碼器D:移位寄存器

答案:譯碼器

要構(gòu)成1位十進(jìn)制計(jì)數(shù)器，至少需要（

）觸發(fā)器。

A:4個(gè)B:2個(gè)C:8個(gè)D:10個(gè)

答案:4個(gè)

對(duì)十進(jìn)制加法計(jì)數(shù)器74160，假設(shè)初始狀態(tài)為0000，當(dāng)輸入15個(gè)計(jì)數(shù)脈沖后，輸出狀態(tài)為（

）。

A:1010B:0101C:1111

D:1011

答案:0101

對(duì)四位二進(jìn)制加法計(jì)數(shù)器74161，假設(shè)初始狀態(tài)為0000，當(dāng)輸入10個(gè)計(jì)數(shù)脈沖后，輸出狀態(tài)為（

）。

A:1111B:1010

C:0000D:1011

答案:0000

對(duì)扭環(huán)形計(jì)數(shù)器，假設(shè)初始狀態(tài)為0000，當(dāng)輸入5個(gè)計(jì)數(shù)脈沖后，輸出狀態(tài)為（

）。

A:0011B:1100C:0111D:1111

答案:0111

第六章測(cè)試

從SRAM中讀出數(shù)據(jù)以后，原來存儲(chǔ)的數(shù)據(jù)保持不變。（

）

A:錯(cuò)B:對(duì)

答案:對(duì)

一個(gè)SRAM有10位地址線、8位數(shù)據(jù)線，這它的存儲(chǔ)容量1MB。（

）

A:對(duì)B:錯(cuò)

答案:錯(cuò)

執(zhí)行讀出操作以后，DRAM存儲(chǔ)單元中的數(shù)據(jù)會(huì)被破壞。（

）

A:錯(cuò)B:對(duì)

答案:錯(cuò)

既然閃存能夠擦除后重寫，不能把它歸類到只讀存儲(chǔ)器當(dāng)中。（

）

A:錯(cuò)B:對(duì)

答案:錯(cuò)

若存儲(chǔ)器的容量為1024×8位，則地址代碼應(yīng)取8位。（

）

A:對(duì)B:錯(cuò)

答案:錯(cuò)

CPLD是基于E2PRAM和乘積項(xiàng)的結(jié)構(gòu)原理。（

）

A:錯(cuò)B:對(duì)

答案:對(duì)

FPGA是基于SRAM和查找表LUT的結(jié)構(gòu)原理。（

）

A:對(duì)B:錯(cuò)

答案:對(duì)

Multisim具有較為詳細(xì)的電路分析功能，用于設(shè)計(jì)、測(cè)試和仿真各種電子電路。（

）

A:錯(cuò)B:對(duì)

答案:對(duì)

QuartusⅡ和Vivado不是為FPGA／CPLD芯片設(shè)計(jì)的集成化專用開發(fā)工具。（

）

A:錯(cuò)B:對(duì)

答案:錯(cuò)

基于QuartusⅡ的開發(fā)流程主要包含：設(shè)計(jì)輸入，綜合、適配、約束、時(shí)序分析、仿真和下載等。（

）

A:錯(cuò)B:對(duì)

答案:對(duì)

第七章測(cè)試

多諧振蕩電路屬于脈沖波形產(chǎn)生電路

（

）

A:錯(cuò)B:對(duì)

答案:對(duì)

施密特觸發(fā)電路的回差電壓越大，電路的抗干擾能力越強(qiáng)

（

）

A:錯(cuò)B:對(duì)

答案:錯(cuò)

觸發(fā)信號(hào)決定了單穩(wěn)態(tài)電路的暫穩(wěn)態(tài)的停留時(shí)長(zhǎng)（

）

A:錯(cuò)B:對(duì)

答案:錯(cuò)

多諧振蕩器有一個(gè)穩(wěn)態(tài)和一個(gè)暫穩(wěn)態(tài)

(

)

A:錯(cuò)B:對(duì)

答案:錯(cuò)

555計(jì)時(shí)器可以連接成壓控多諧振蕩器

（

）

A:錯(cuò)B:對(duì)

答案:對(duì)

555定時(shí)器有清零端

(

)

A:對(duì)B:錯(cuò)

答案:對(duì)

單穩(wěn)態(tài)觸發(fā)電路在無觸發(fā)信號(hào)時(shí)處于暫穩(wěn)態(tài)

（

）

A:錯(cuò)B:對(duì)

答案:錯(cuò)

由555定時(shí)器接成單穩(wěn)態(tài)電路，其脈沖寬度主要取決于555定時(shí)器的類型（

）

A:錯(cuò)B:對(duì)

答案:錯(cuò)

555定時(shí)器的輸入，輸出

為高電平

（

）

A:對(duì)B:錯(cuò)

答案:對(duì)

將555定時(shí)器接成多諧振蕩電路，應(yīng)通過管腳2將反相輸出接回輸入端（

）

A:對(duì)B:錯(cuò)

答案:錯(cuò)

第八章測(cè)試

A/D轉(zhuǎn)換的一般步驟包括取樣、保持、量化及編碼4個(gè)過程。（

）

A:對(duì)B:錯(cuò)

答案:對(duì)

香農(nóng)采樣定理：當(dāng)采樣頻率Fs不小于輸入模擬信號(hào)頻譜中最高頻率Fmax的兩倍時(shí)，采樣信號(hào)可以不失真地恢復(fù)原模擬信號(hào)。（

）

A:對(duì)B:錯(cuò)

答案:錯(cuò)

兩個(gè)量化電平之間的差值稱為量化單位Δ，

。（

）

A:錯(cuò)B:對(duì)

答案:對(duì)

DAC的轉(zhuǎn)換精度用轉(zhuǎn)換速度和轉(zhuǎn)換誤差來描述。（

）

A:錯(cuò)B:對(duì)

答案:錯(cuò)

DAC轉(zhuǎn)換器的轉(zhuǎn)換誤差是實(shí)際輸出模擬電壓與理想輸出模擬電壓間的最大誤差。（

）

A:錯(cuò)B:對(duì)

答案:對(duì)

一般產(chǎn)品說明書中給出的ADC建立時(shí)間tset是從全0變?yōu)槿?時(shí)的建立時(shí)間。（

）

A:錯(cuò)B:對(duì)

答案:對(duì)

DAC的分辨率用于表征D/A轉(zhuǎn)換器對(duì)輸入模擬量變化的敏感程度。（

）