基于cpl邏輯的高速3232-b定浮點并行乘法器的設(shè)計

基于cpl邏輯的高速3232-b定浮點并行乘法器的設(shè)計

高速乘法器是大多數(shù)數(shù)字處理器（pd）系統(tǒng)的一個重要計算單元，需要卷積和濾波。一方面,乘法器往往處于關(guān)鍵延時路徑中,它決定了DSP算法的性能。目前,DSP芯片的指令周期仍取決于完成一次乘法運算的時間。另一方面,隨著具有多媒體功能的便攜設(shè)備的出現(xiàn),要求DSP系統(tǒng)在保持高速運算同時,具有較低的功耗,才能保持設(shè)備的長時間可靠運轉(zhuǎn)。因此,低功耗高速運算單元尤其是乘法器的設(shè)計是DSP系統(tǒng)設(shè)計中的關(guān)鍵。為了提高乘法運算的速度,人們提出了很多高效的實現(xiàn)算法和結(jié)構(gòu)。通過研究不同的實現(xiàn)算法,結(jié)果表明在16-b到32-b間的乘法運算中,改進的BOOTH編碼算法同Dadda等算法相比,在低功耗的同時仍能保持高速的特性。本文采用了一種改進的BOOTH編碼算法實現(xiàn)了32×32-b位的定/浮點并行乘法器的結(jié)構(gòu),并通過幾種不同電路邏輯風(fēng)格設(shè)計方案在延時、功耗及面積3方面的比較分析,選擇了CPL邏輯實現(xiàn)乘法器的設(shè)計。本設(shè)計由0.45μm的CMOS工藝實現(xiàn),工作電壓為3.3V。1booth編碼大乘法器的設(shè)計1.1構(gòu)造模型的建立高速乘法器的一種實現(xiàn)方案就是提高并行計算量,減少后續(xù)計算量。BOOTH編碼算法是廣泛采用的一種算法,它能使部分積減少一半。詳細(xì)的BOOTH編碼算法見文獻。乘法運算可分為3步來實現(xiàn):(1)產(chǎn)生部分積;(2)加法陣列累加部分積(壓縮器);(3)利用先行進位等加法器得到最終結(jié)果。圖1為本文設(shè)計的乘法器結(jié)構(gòu)框圖。由圖1可見,BOOTH編碼乘法器主要由3部分組成:(1)乘法陣列,主要包括部分積產(chǎn)生器、壓縮器以及全加器、半加器;(2)BOOTH編碼器和符號擴展;(3)2n位加法器,本文采用的是一種進位選擇加法器和先行進位加法器的混合結(jié)構(gòu)。為了增加并行計算,減小延時,這里采用了一種符號延伸的方法來代替以往的符號傳遞方法,其基本思想是在每一個部分積中增加兩個額外的符號位,定義為PPn+1和PPn+2(PPn為部分積的符號位)。它能使乘法陣列矩形化,易于VLSI的實現(xiàn)。此外,還需要定義一個前一部分積的符號狀態(tài)標(biāo)志F,它可由下式推得:在這里,PPn,j為第j個部分積的符號位,Fj+1為第j個部分積的符號狀態(tài)位。設(shè)計完乘法器的結(jié)構(gòu)后,首先用硬件描述語言Verilog描述,編寫測試向量進行功能仿真,驗證結(jié)構(gòu)是否可行。仿真結(jié)果表明,本文所設(shè)計的BOOTH編碼乘法器結(jié)構(gòu)功能正確。1.2boo編碼方案乘法器的規(guī)模主要由BOOTH編碼單元和壓縮器單元決定。BOOTH編碼單元所需MOS管的個數(shù)對整個乘法器的面積影響很大,這里采用了一種改進的編碼方案。同以前的設(shè)計相比,新的編碼器更易于VLSI實現(xiàn),所需要的面積和延時都很小。BOOTH編碼的門級電路的實現(xiàn),如圖2所示?？紤]兩個N位的乘法運算,乘數(shù)和被乘數(shù)分別用Xi和Yi來表示,表1為BOOTH編碼算法的真值表。表1中,Neg、Z、B1、B2是由3位相鄰的乘數(shù)編碼所得,Func為部分積。1.3hspity在乘法器設(shè)計中的應(yīng)用實現(xiàn)高速算術(shù)單元的低功耗設(shè)計,可以從體系結(jié)構(gòu)、電路和版圖3個不同的階段進行優(yōu)化設(shè)計。在電路級的設(shè)計中,常?；谘訒r和功耗兩方面的考慮,來選擇適當(dāng)?shù)倪壿嬰娐?CPL、DPL、通用的CMOS及TG、TG-CPL等)。電路中很多重要的性能參數(shù),例如功耗、開關(guān)電容、短路電容都與電路的邏輯風(fēng)格密切相關(guān)。因此選擇適當(dāng)?shù)碾娐愤壿嬍浅朔ㄆ髟O(shè)計中至關(guān)重要的一步,它決定了乘法器的效率。在設(shè)計過過程中,利用HSPICE工具對各單元的不同邏輯實現(xiàn)進行仿真比較,選擇最佳的設(shè)計。本文以乘法器中非常關(guān)鍵的4:2壓縮器的設(shè)計為例,對不同的邏輯風(fēng)格下的電路性能進行了比較。壓縮器為加法器樹形結(jié)構(gòu)中的主要單元,圖3為4:2壓縮器的原理圖,它有5個輸入,3個輸出。每一個壓縮器由兩個全加器構(gòu)成,可以把4個部分積壓縮為兩個部分積。表2為壓縮器的參數(shù)和HSPICE的仿真結(jié)果。其中,延時是關(guān)鍵路徑的傳輸延時,而功耗則是測量在不同輸入向量下的平均值。1.46加法器結(jié)構(gòu)特點由于累加后的部分積到達加法器的延時路徑是不同的,為了減小延時,更快的得到乘積結(jié)果,這里設(shè)計了一種高速64位二進制加法器。根據(jù)各部分積累加后到達加法器的時間,采用了一種選擇進位加法器(CSA)和先行進位加法器(CLA)相結(jié)合的混合結(jié)構(gòu)。在這里利用HSPICE工具對各個延時路徑進行比較,根據(jù)實際的延時把64位加數(shù)分成幾個不同長度的部分,分別送到先行進位加法器和選擇進位加法器中相加,從而得到最小延時。2驗證性測試系統(tǒng)設(shè)計乘法器采用0.45μm雙層金屬的CMOS工藝實現(xiàn),圖4為CadenceVirtuoso下乘法器的版圖,整個乘法器的規(guī)模為晶體管41000管。版圖的左邊是輸入寄存器,中間為Booth編碼和壓縮器單元,最右邊為64位加法器。在設(shè)計的初始階段,對復(fù)雜的電路采用HSPICE仿真比較耗時。由于乘法器電路是一個比較規(guī)則的陣列結(jié)構(gòu),它由很多相同的加法器單元和編碼單元構(gòu)成。在這里,對電路中的小單元采用了HSPICE進行延時和功耗分析,而最后對整個乘法器版圖提取后的電路網(wǎng)表則采用了SYNOPSYS的NanoSim工具進行了后仿真。乘法器的測試波形有很多種,這里采取了隨機的測試向量和最壞延時下相結(jié)合的測試方案。最壞延時情況下的測試向量為在產(chǎn)生的部分積一個為全‘1’而其它的部分積為全‘0’時,由于電路中含有XOR門,加法樹中的所有節(jié)點都處于激活狀態(tài)。隨機的測試向量可以進一步確定結(jié)果的正確。測試表明,在0~70℃范圍內(nèi),乘法器都可以在20ns完成運算。3cpl邏輯仿真本文設(shè)計了一種改進的BOOTH編碼和部分積產(chǎn)生電路,在功耗和面積降低的同時,延時也得到了減