常用集成時序邏輯器件

序列碼的產(chǎn)生與序列碼的檢測

典型移位型計數(shù)器以MSI為核心的同步時序電路的分析與設計集成計數(shù)器的級聯(lián)、任意模值計數(shù)器集成計數(shù)器

集成寄存器6.5常用集成時序邏輯器件及應用本節(jié)主要內(nèi)容計數(shù)器的功能及用途計數(shù)器的主要功能是累計輸入脈沖的數(shù)目。它可以用來計數(shù)，分頻，此外還可以對系統(tǒng)定時，順序控制等操作。計數(shù)器的分類按時鐘控制方式分類：異步，同步計數(shù)器。按計數(shù)功能分類：加法計數(shù)，減法計數(shù)和可逆計數(shù)三大類。6.5.1集成計數(shù)器按數(shù)制分類SYN名稱模值狀態(tài)編碼方式/無多余狀態(tài),能自啟動二進制計數(shù)器十進制計數(shù)器任意進制計數(shù)器環(huán)形計數(shù)器扭環(huán)形計數(shù)器M=2nM=10M＜2nM=nM=2n二進制碼BCD碼多種方式/自啟動情況6個多余狀態(tài)2n-M個多余狀態(tài)2n-n個多余狀態(tài)2n-2n個多余狀態(tài)檢查多余狀態(tài)注意:n表示觸發(fā)器的個數(shù)一、同步二進制計數(shù)器7416174161邏輯符號QAQBQCQDPCPABCD74161TCrLDOC(MSB)74161是同步加1計數(shù)器，具有同步置數(shù)和異步清零的功能。計數(shù)范圍從0000到1111循環(huán).6.5.1集成計數(shù)器⑤計數(shù)脈沖輸入端：CP上升沿有效控制端QAQBQCQDPCPABCD74161TCrLDOC(MSB)②同步預置端LD:

低電平有效③計數(shù)允許控制端P、T:

高電平有效④置數(shù)輸入端A、B、C、D:CP上升沿置數(shù)有效①異步清0端

Cr:低電平有效與CP無關(guān)計數(shù)器輸出端QD

為最高位進位輸出端Oc輸入輸出CPCrLDPTDCBAQDQCQBQA74161功能表QAQBQCQDPCPABCD74161TCrLDOC(MSB)Oc=QdQcQbQaT×0×××××××0000××10××dcbadcba1111110111×0××××××××××××加１計數(shù)保持保持Oc=0二、同步十進制計數(shù)器7416074160是同步十進制加1計數(shù)器，具有同步置數(shù)和異步清零的功能,控制信號與74161相同.計數(shù)范圍從0000到1001循環(huán).74160aQaQbQcQdCPOcCrLDTPbcd74160邏輯符號Oc=QdQcQbQaT三、十進制可逆集成計數(shù)器7S4L192功能表特點：①雙時鐘輸入CP+、CP-，上升沿有效。

②異步清0端Cr，

高電平有效。

③異步預置控制端LD，低電平有效。

④進位輸出Oc、借位輸出OB分開。邏輯符號CP+CP-LDCrQDQCQBQA1000000110DCBA1101110加法計數(shù)減法計數(shù)保持四、二進制可逆集成計數(shù)器74LS169功能表特點：①加減控制型可逆計數(shù)器。②無清0端，清0靠預置。③進位和借位都為Oc。④計數(shù)允許端P、T，低電平有效。邏輯符號1、同步級聯(lián)QAQBQCQDQ0Q1Q2Q3Oc1P1T174161(1)QAQBQCQDQ4Q5Q6Q7Oc2P2T211CP74161(2)CPCP6.5.1.2集成計數(shù)器的級聯(lián)

工作過程:CpQ3Q2Q1Q0T2=Oc1Q7Q6Q5Q4Oc=QdQcQbQaT0000000000001000001↑……000001110000001111100000000000012↑15↑16↑2、異步級聯(lián)工作過程:Oc=QdQcQbQaT0000100000001100001↑……10000111010000111100000000012↑15↑16↑CpQ3Q2Q1Q0CP2=Oc1Q7Q6Q5Q400016.5.1.3任意模值計數(shù)器00011001輸入輸出CPCrLDPTDCBAQDQCQBQA×0×××××××0000××10××dcbadcba1111110111×0××××××××××××加１計數(shù)保持保持Oc=074161功能表00000010001101000101011001111000101010111100110111101111異步清零同步置數(shù)S1、S0：工作方式控制端。例：分析同步時序電路。0101100101模M計數(shù)器=M倍分頻器左移/右移（right/leftshiftregister）100、001、011、111、111、110100、001、011、111、111、11000101選74194實現(xiàn)計數(shù)器01010Cr=M中的“1”與非⑴用74LS194設計一個能①根據(jù)序列信號長度M，設Cr：異步清0端，低電平有效。例：設計一個能同時產(chǎn)生兩組序列碼的雙序列碼發(fā)生器，要求兩組序列碼分別為：Z1－110101，Z2－010110。00010例：用74161實現(xiàn)模M=7計數(shù)器。00001000010011000010101001101110QaQbQcQdCr=0過渡狀態(tài)1Cr=M中的“1”與非異步清零的時序波形：Cp123456789QaQbQcQdQcQbQa0000000100100011010001010110LD=0例：用74161實現(xiàn)模M=7計數(shù)器。QdQcQbQa0001000100100011010001010111LD=0計數(shù)狀態(tài)表1計數(shù)狀態(tài)表2M=計數(shù)終值-計數(shù)初值+1計數(shù)器模值(M)的確定QdQcQbQa0000000100100011010001010110計數(shù)狀態(tài)表1計數(shù)終值110LD=計數(shù)終值中的“1”與非計數(shù)初值0003.可編程計數(shù)器（利用Oc端)M=24-DQdQcQbQa1001101010111100110111101111例：用74161實現(xiàn)模M=7計數(shù)器。LD=0計數(shù)終值=24-1計數(shù)初值DM=計數(shù)終值-計數(shù)初值+1Oc=QdQcQbQaTM=2n-DM=2n-D可編程計數(shù)器的計數(shù)范圍計數(shù)初值D計數(shù)終值=2n-1Mmax=2nMmin=2當D=0時當D=2n-2時例：分析以下計數(shù)器的計數(shù)模值M=?M=計數(shù)終值-計數(shù)初值+1M=(1000-0010+1)2=710M=(1111-1001+1)2=710M=2n-D=24-9=7例：用74161實現(xiàn)模60計數(shù)器①大模分解法QAQBQCQDOCABCDPTCrCP1LD74161011011QAQBQCQDOCPT1741611CPABCDCrLD01101CP=10x6=M1xM2M1=2n-D=24-10=6M2=2n-D=24-6=1060=6x10②整體置數(shù)法M(60)=計數(shù)終值(59)-計數(shù)初值(0)+159=(111011)2LD=QB’QA’QD

QBQA③Oc整體置數(shù)法M=計數(shù)終值-計數(shù)初值+1M=2n-D60=28-DD=28-60=196=(11000100)2LD=Oc實現(xiàn)任意模M計數(shù)器的方法總結(jié)①異步清0法計數(shù)范圍:0--M－1,Cr=M中的“1”與非②同步置數(shù)法計數(shù)范圍:D--D+M－1,LD=計數(shù)終值中的“1”與非③Oc同步置數(shù)法計數(shù)范圍:2n-M--2n-1,LD=Oc模M計數(shù)器=M倍分頻器計數(shù)器與分頻器的關(guān)系0時鐘頻率fcp輸出頻率fo=fcp/76.5.2集成寄存器和移位寄存器7.2.1常用集成寄存器4D寄存器74171邏輯符號1Q1Q2Q2Q3Q3Q4Q4QCP1D2D3D4DCr74171CrCPDQn+1Qn+10111100110010QQ74171功能表74373功能表8D鎖存器74373的邏輯符號1Q2Q3Q4Q5Q6Q7Q8QEN01D2D3D4DEN1743735D6D7D8D控制輸出使能輸入數(shù)碼輸出高阻EN0EN1DQn+1Q101110100006.5.2常用集成寄存器6.5.2集成移位寄存器Q2n+1=Q1Q3n+1=Q2Q4n+1=Q3Q1n+1=S+RQ=X+XQ=X

0101

0

0

0

0

010

1

0

0

0

01

0

1

0

0

0

1

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1

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0

1

0

1移位寄存器的分類串入-串出（serial-in,serial-out）串入-并出（serial-in,parallel-out)并入-并出（parallel-in,parallel-out）并入-串出（parallel-in，serial-out）左移/右移（right/leftshiftregister）2.四位雙向移位寄存器7419474194邏輯符號D0～D3：并行數(shù)碼輸入端。Cr：異步清0端，低電平有效。SR、SL：右移、左移串行數(shù)碼輸入端。S1、S0：工作方式控制端。74194Q0Q1Q2Q3CrSLS0CPD0S1D1D2D3SR74194功能表74194Q0Q1Q2Q3CrSLS0CPD0S1D1D2D3SRCrS1S0CPSLSRD0D1D2D3Q0Q1Q2Q30000000001111101111aabcdbcd×××××××××××××××××××××××××SR××××SL×××××××SRQ2Q0Q1Q1Q2Q3SL保持保持例:7位串入/并出轉(zhuǎn)換電路。SrSr（1）實現(xiàn)串并、并串轉(zhuǎn)換CPQ1Q2Q3Q4Q5Q6Q7Q8操作x00000000清零101111111置數(shù)2d00111111右移７個時鐘3d1d00111114d2d1d0011115d3d2d1d001116d4d3d2d1d00117d5d4d3d2d1d0018d6d5d4d3d2d1d00901111111置數(shù)SrSr例:7位并入/串出轉(zhuǎn)換電路。CPQ0Q1Q2Q3Q4Q5Q6Q7操作10d1d2d3d4d5d6d7置數(shù)210d1d2d3d4d5d6右移７個時鐘3110d1d2d3d4d541110d1d2d3d4511110d1d2d36111110d1d271111110d181111111090d1d2d3d4d5d6d7置數(shù)并入/串出轉(zhuǎn)換電路的工作過程組合電路

移位寄存器Q0Q1Q2…Qm-1SRf移位型計數(shù)器的次態(tài)方程特點：一般移位型計數(shù)器的實現(xiàn)框圖m為移位寄存器的位數(shù)（２）移位寄存器構(gòu)成移位型計數(shù)器①環(huán)形計數(shù)器10100100000010010有效循環(huán)狀態(tài)轉(zhuǎn)移圖次態(tài)方程:m為移位寄存器的位數(shù)這樣的電路存在什么問題呢?10010010010000001有效循環(huán)狀態(tài)圖011110111101111000111001110001100101101000001111電路不能自啟動!無效循環(huán)狀態(tài)圖具有自啟動的環(huán)形計數(shù)器

100001000000010011011110100010100001000110101011111110110110010101110000010010010010000001有效循環(huán)狀態(tài)圖0111101111011110a.次態(tài)方程為b.最大的模值

Mmax=m環(huán)形計數(shù)器的特點：次態(tài)方程為:扭環(huán)計數(shù)器00001000110011100111001100011111010010101101011001010010100110111010000100011001110000100110111111101001010110101101001001001011011有效狀態(tài)10011011110111111扭環(huán)計數(shù)器的自啟動問題b.最大的模值

Mmax=2m扭環(huán)計數(shù)器的特點：6.5.3序列信號的產(chǎn)生與檢測電路設計序列信號發(fā)生器:能夠循環(huán)產(chǎn)生一組或多組序列信號的時序電路。周期序列信號:110101110101…110101110101序列信號的長度M=6⒈反饋移位型序列信號發(fā)生器①根據(jù)序列信號長度M，確定移存器位數(shù)n。②確定移存器的M個獨立狀態(tài)。③根據(jù)M個狀態(tài)列出移存器的態(tài)序表和反饋函數(shù)表，求出反饋函數(shù)SR(SL)。④檢查自啟動性能。⑤畫邏輯圖。1001、0011、0111、1111、1110、1100

例：設計一個產(chǎn)生100111序列的反饋移位型序列信號發(fā)生器。解：①確定移存器位數(shù)n，因M=6，故n≥3。②確定移存器的6個獨立狀態(tài)(左移)。

100、001、011、111、111、110因111是兩個相同的狀態(tài)，n=4Q0Q1Q2Q3SL③列移存器的態(tài)序表和反饋函數(shù)表100100110111111111101100100110110101011100110111111110××1××××1110×××0×0001111000011110Q0Q1Q2Q3SL1001、0011、0111、1111、1110、1100

⑤檢查自啟動性能？④求出反饋函數(shù)SL××1××××1110×××0×0001111000011110Q0Q1Q2Q3SL10100100100100110010010111001110主01111111000000011000101101101101101001001001001101101100主0001011100100000100011111110101111010101××1××××1110×××0×0001111000011110Q0Q1Q2Q3SL⑤檢查自啟動性能？反饋網(wǎng)絡采用SSI門⑥畫邏輯電路74194Q0Q1Q2Q3S1S0SL10＆＆1CPSLZCP××1××××1110×××0×0001111000011110Q0Q1Q2Q3SLSL=Q2+Q0Q3U01,U02與模7計數(shù)狀態(tài)的關(guān)系統(tǒng)定時，順序控制等操作。計數(shù)器模值(M)的確定4以MSI為核心的同步時序電路分析②確定移存器的M個獨立狀態(tài)。(1)U01=QC+QB+QAUiQ0Q1Q2…Qm-1③異步預置控制端LD，低電平有效。Q0Q2--A1A0U01,U02與模7計數(shù)狀態(tài)的關(guān)系并入-串出（parallel-in，serial-out）M=1111-0011+1=1310LD=QBP=T=12集成寄存器和移位寄存器例：分析如圖所示邏輯電路。2集成計數(shù)器的級聯(lián)反饋網(wǎng)絡采用MSI器件××1××××1110×××0×0001111000011110Q0Q1Q2Q3SL用4選1器件實現(xiàn)SL11111111110000000001111000011110Q0Q1Q2Q3SLQ0Q2--A1A0

D0=D2=1D1=Q3D3=074LS194Q0Q1Q2Q3S1S0SL10CPD0D1D2D3A0A1ZY14選1MUX0Q0Q2--A1A0

D0=D2=1D1=Q3D3=0⑥畫邏輯電路③畫出邏輯電路圖。⒉計數(shù)型序列碼發(fā)生器組合輸出電路模M計數(shù)器Q1Q2QnCP…Z1Z2Zm實現(xiàn)邏輯框圖:實現(xiàn)步驟:①根據(jù)序列信號長度M，設計模M計數(shù)器，狀態(tài)自定;②按計數(shù)器的狀態(tài)轉(zhuǎn)移關(guān)系和序列碼的要求設計組合輸出電路;例：設計一個能同時產(chǎn)生兩組序列碼的雙序列碼發(fā)生器，要求兩組序列碼分別為：Z1－110101，Z2－010110。解：⑴根據(jù)序列確定計數(shù)器的模值M=6(2)確定計數(shù)器的M個計數(shù)狀態(tài)001010011100101110選74161計數(shù)器(3)列出組合輸出電路的真值表

Z1－110101，Z2－010110(4)用3-8譯碼器和與非門實現(xiàn)組合電路QCQBQAZ1Z2

0011

0

0101

1

0110

0

1001

1

1010

1

1101

0

Z1=∑(1,2,4,6)Z2=∑(2,4,5)(5)畫邏輯電路圖Z1=∑(1,2,4,6)Z2=∑(2,4,5)

QCQBQAZ1Z2

0011

0

0101

1

0110

0

1001

1

1010

1

1101

0

⑴用74LS194設計一個能自啟動的模6扭環(huán)計數(shù)器選74194實現(xiàn)計數(shù)器⑵列出組合輸出電路的真值表Z1=∑(0,1,4,7)Z2=∑(3,4,7)

⑶用3-8譯碼器和與非門實現(xiàn)組合電路

Z1=∑(0,1,4,7)Z2=∑(3,4,7)LD=QB’QA’QDQBQAQCQBQAU01U0200110特點：①雙時鐘輸入CP+、CP-，上升沿有效。①根據(jù)序列信號長度M，確定移存器位數(shù)n。4以MSI為核心的同步時序電路分析LD=計數(shù)終值中的“1”與非Z1=∑(1,2,4,6)計數(shù)范圍:0--M－1,Cr=M中的“1”與非U01,U02與模7計數(shù)狀態(tài)的關(guān)系QCQBQAU01U02M(60)=計數(shù)終值(59)-計數(shù)初值(0)+1⑴用74LS194設計一個能序列碼發(fā)生器兩種方法比較計數(shù)器型:①根據(jù)序列信號長度M，設計模M計數(shù)器，狀態(tài)自定;②按計數(shù)器的狀態(tài)轉(zhuǎn)移關(guān)系和序列碼的要求設計組合輸出電路;優(yōu)點:設計過程簡單,可同時產(chǎn)生多個序列。移位型:①根據(jù)序列信號長度M，確定移存器位數(shù)n。②確定移存器的M個獨立狀態(tài)。③根據(jù)M個狀態(tài)列出移存器的態(tài)序表和反饋函數(shù)表，求出反饋函數(shù)SR(SL)。④檢查自啟動性能。缺點:設計過程較復雜,只能產(chǎn)生一個序列。例:給定元器件74161計數(shù)器一個，8選1數(shù)選器一個，SSI門電路若干。利用給定元器件試設計一個能產(chǎn)生如圖所示輸出波形的電路,并畫出電路圖。123456789101112131415UiU01U02設計分解123456789101112131415UiU01U02(1)U01輸出波形是:每來7個Ui輸入脈沖輸出

一個脈沖,即U01是Ui輸入脈沖的7分頻;(2)U02波形可認為是0100110序列碼;(3)設計一個模7計數(shù)器,列出U01,U02與計數(shù)狀態(tài)的關(guān)系;U01,U02與模7計數(shù)狀態(tài)的關(guān)系

QCQBQAU01U02

0001

00010

10100

00110

01000

11010

11100

0123456789101112131415UiU01U02(1)U01=QC+QB+QAUi(2)U02用8選1數(shù)選器實現(xiàn)

U02=[QCQBQA][01001100]T

實現(xiàn)電路邏輯圖(1)U01=QC+QB+QAUi(2)U02用8選1數(shù)選器實現(xiàn)

U02=[QCQBQA][01001100]Txzxz0110

1101010110

1000001001000000103.序列碼檢測實現(xiàn)邏輯框圖Z(檢測標志)檢測組合電路Q1Q2QnSR(SL)n位移位寄存器CP...序列碼輸入x例:設計一個序列碼檢測電路,輸入序列與輸出的關(guān)系為:設計考慮(1)可重疊的1101序列檢測;(2)需要3位移位寄存器存前3位110;(4)用74194實現(xiàn)邏輯電路。(3)檢測標志的表達式：Z=Q2Q1Q0Xxzxz0110

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