國家開放大學(xué)《數(shù)字電子電路》形考任務(wù)1-4參考答案

1/12國家開放大學(xué)《數(shù)字電子電路》形考任務(wù)1-4參考答案形考任務(wù)1一、單選題（每小題4分，共48分）1.十進(jìn)制數(shù)（127.0625）10換算成二進(jìn)制數(shù)，正確結(jié)果是（）。A.（11101.101）2B.（1111111.0001）2C.（1011101.0011）22.將二進(jìn)制數(shù)（101011.101101）2轉(zhuǎn)換成十進(jìn)制數(shù)，正確結(jié)果是（）。A.（43.703125）10B.（45.839844）10C.（44.839125）103.將二進(jìn)制數(shù)（100110.100111）2轉(zhuǎn)換成十六進(jìn)制數(shù)，正確結(jié)果是（）。A.（26.9C）16B.（46.47）16C.（92.97）164.經(jīng)證明，等式（）正確。A.AB+B.AC.A5.在下列真值表中，A、B為輸入邏輯值，（）列的輸出結(jié)果有誤。ABA⊕BAAB⊕AB00100010101001111101A.A⊕BB.AB⊕ABC.A6.題圖所示電路能夠?qū)崿F(xiàn)（）邏輯關(guān)系。A.與B.或C.與或非7.對(duì)于TTL電路，0.7V的輸入電壓為（）輸入。A.不能確定B.低電平C.高電平8.在門電路的電氣特性中，將輸出電壓急劇上升或下降所對(duì)應(yīng)的（）稱為閾值電壓。A.開啟電壓B.輸入電壓C.輸出電壓9.對(duì)于TTL電路，當(dāng)本級(jí)門電路輸出高電平時(shí)，輸出端電流（）。A.不確定B.向內(nèi)流入，電路帶灌電流負(fù)載C.向外流出，電路帶拉電流負(fù)載10.OC門“線與”連接并正常工作的前提是（）。A.每個(gè)OC門分別接一個(gè)負(fù)載電阻B.電路輸出端需要外接電源C.電路輸出端只需一個(gè)外接負(fù)載電阻11.CMOS電路多余輸入端（）。A.能懸空B.不確定C.不能懸空12.題圖所示邏輯電路邏輯關(guān)系是（）。A.Y=AB+CB.Y=AB+CC.Y=AB+C二、判斷題（每小題4分，共32分）13.將十進(jìn)制小數(shù)轉(zhuǎn)換成其他進(jìn)制數(shù)時(shí)，應(yīng)把小數(shù)部分乘以新進(jìn)制的基數(shù)（如二進(jìn)制的基數(shù)為2），把得到的整數(shù)部分作為新進(jìn)制小數(shù)部分的最低位。（×）14.邏輯函數(shù)可以用真值表、邏輯表達(dá)式和邏輯電路圖來表示，也可以用卡諾圖表示，但卡諾圖與其他形式不能相互轉(zhuǎn)換。（×）15.波形圖用于反映邏輯變量之間隨時(shí)間變化的規(guī)律，能夠方便直觀地表現(xiàn)輸入變量的邏輯關(guān)系。（×）16.門電路的帶負(fù)載能力用扇出系數(shù)表示，它通常由門電路輸出低電平時(shí)的帶負(fù)載能力決定。（×）17.三態(tài)門是能夠?qū)崿F(xiàn)“線與”的邏輯門，當(dāng)它處于高阻態(tài)時(shí)，輸出端與電路連接斷開。（√）18.CMOS門電路在輸入端和輸出端的反相器，起到緩沖隔離和規(guī)范邏輯電平的作用。（√）19.CMOS反相器的噪聲容限大于TTL門電路的噪聲容限，所以抗干擾能力也比TTL電路強(qiáng)。（√）20.CMOS電路多余輸入端不能懸空，TTL門電路的多余輸入端可以懸空，懸空端相當(dāng)于邏輯高電平。（√）三、綜合題（包含5道單選題，每小題4分，共20分）21.（1）根據(jù)題意列出真值表，正確結(jié)果為（）；A.真值表（c）B.真值表（b）C.真值表（a）22.（2）按最小項(xiàng)列出正確的邏輯表達(dá)式為（）；A.F=ABC+ABC+ABC+ABCB.F=ABCC.F=ABC+ABC+ABC23.（3）正確是最簡(jiǎn)邏輯表達(dá)式為（）。A.F=AB+ACB.F=ABCC.F=AB+BC+CA24.（1）該電路為一個(gè)門電路連接較多門電路作為負(fù)載的結(jié)構(gòu)形式，該電路應(yīng)該優(yōu)先選用（）；A.CMOS門電路B.TTL門電路C.兩者均可25.（2）該電路以靜態(tài)工作狀態(tài)為主，若考慮功耗因素應(yīng)選用（）。A.CMOS門電路B.兩者均可C.TTL門電路形考任務(wù)2一、單選題（每小題4分，共48分）1.由組合邏輯電路的功能特點(diǎn)可知，任意時(shí)刻電路的輸出（）。A.僅取決于電路過去的輸出狀態(tài)B.與該時(shí)刻輸入狀態(tài)和電路過去的輸出狀態(tài)均有關(guān)C.僅取決于該時(shí)刻的輸入狀態(tài)2.下列消除競(jìng)爭(zhēng)冒險(xiǎn)的方法中，（）是錯(cuò)的。A.引入時(shí)鐘脈沖B.接入濾波電容C.在邏輯設(shè)計(jì)時(shí)增加冗余項(xiàng)3.普通二進(jìn)制編碼器的輸入變量中，任何時(shí)刻（）。A.僅有一個(gè)被編對(duì)象有輸入，其他均沒有輸入B.均可多個(gè)被編對(duì)象有輸入，它們共同確定編碼結(jié)果C.均可多個(gè)被編對(duì)象有輸入，但只對(duì)優(yōu)先級(jí)別最高的進(jìn)行編碼4.三位同學(xué)按“少數(shù)服從多數(shù)”原則設(shè)計(jì)表決器邏輯電路，下列電路中（）是錯(cuò)誤的。A.圖（b）B.圖（a）C.圖（c）5.下列三個(gè)邏輯電路框圖中，（）是譯碼器。A.圖bB.圖cC.圖a6.16選1數(shù)據(jù)選擇器應(yīng)該有（）個(gè)數(shù)據(jù)輸入端。A.16B.4C.87.由時(shí)序邏輯電路的功能特點(diǎn)可知，任意時(shí)刻觸發(fā)器電路的輸出狀態(tài)（）。A.僅取決于電路的輸入信號(hào)B.不僅取決于輸入信號(hào)，還與輸入信號(hào)作用前的現(xiàn)態(tài)有關(guān)C.僅取決于現(xiàn)在的輸出狀態(tài)8.主從觸發(fā)器在每個(gè)CP脈沖周期，（）。A.主觸發(fā)器只能改變一次，但從觸發(fā)器的輸出狀態(tài)可能改變多次B.主觸發(fā)器和從觸發(fā)器的輸出狀態(tài)都只能改變一次C.主觸發(fā)器的輸出狀態(tài)可能改變多次，但從觸發(fā)器只能改變一次9.由RS觸發(fā)器的真值表可知，它的狀態(tài)方程和約束條件是（）。RSQn+100Qn01110011不允許A.Qn+1=S+RQn，RS=B.Qn+1=R+SQn，RS=0C.Qn+1=S+RQn，RS=010.為了把串行輸入的數(shù)據(jù)轉(zhuǎn)換成并行輸出的數(shù)據(jù)，可以使用（）。A.移位寄存器B.數(shù)據(jù)選擇器C.計(jì)數(shù)器11.與同步時(shí)序電路相比，異步時(shí)序電路的主要缺點(diǎn)是（）。A.抗干擾能力差B.功耗大C.速度慢12.N個(gè)觸發(fā)器可以構(gòu)成最大計(jì)數(shù)長(zhǎng)度為（）的計(jì)數(shù)器。A.N2B.2NC.N二、判斷題（每小題4分，共32分）13.組合邏輯電路符合邏輯關(guān)系的最簡(jiǎn)電路形式不會(huì)發(fā)生競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象。（×）14.多位數(shù)值比較器在比較兩個(gè)多位數(shù)的大小時(shí)，遵循先低位比較后高位的比較原則，只有在低位相等時(shí)，才需要比較高位。（×）15.CMOS結(jié)構(gòu)的組合邏輯越來越多被采用，是因?yàn)镃MOS電路耗電量低。（√）16.若系統(tǒng)中既有數(shù)字電路也有模擬電路，印刷電路板應(yīng)分別設(shè)置接地線再合并接地。（√）17.觸發(fā)器雖然也是由門電路構(gòu)成，但它與組合邏輯電路不同，具有邏輯狀態(tài)的記憶功能。（√）18.將主從JK觸發(fā)器的J和K端都接低電平，則在時(shí)鐘脈沖CP的作用下特性方程應(yīng)為。（×）19.當(dāng)D觸發(fā)器的現(xiàn)態(tài)時(shí)，為使每個(gè)CP脈沖該觸發(fā)器翻轉(zhuǎn)一次，D端應(yīng)接至。（√）20.由M進(jìn)制集成計(jì)數(shù)器構(gòu)成N進(jìn)制計(jì)數(shù)器，當(dāng)M＜N時(shí)一般采用清零法或置位法，當(dāng)M＞N時(shí)則適合采用級(jí)聯(lián)法。（×）三、綜合題（包含5道單選題，每小題4分，共20分）21.（1）該電路最簡(jiǎn)與或形式的邏輯表達(dá)式是（）。A.Y=A+BC+BDB.Y=AB+ACDC.Y=A+BC+CD22.（2）經(jīng)分析，該電路具有（）功能。A.表決B.四舍五入C.單、雙數(shù)判斷23.分析圖2-4所示電路的邏輯功能。在下列選項(xiàng)中選擇正確答案填入空內(nèi)。（1）該電路使用的觸發(fā)器是（）。A.主從JK觸發(fā)器B.上升沿觸發(fā)的邊沿JK觸發(fā)器C.下降沿觸發(fā)的邊沿JK觸發(fā)器24.（2）分析可知，該電路為（）。A.狀態(tài)圖如圖2-5（a）所示，不能自啟動(dòng)五進(jìn)制同步計(jì)數(shù)器B.狀態(tài)圖如圖2-5（c）所示，能自啟動(dòng)六進(jìn)制同步計(jì)數(shù)器C.狀態(tài)圖如圖2-5（b）所示，能自啟動(dòng)五進(jìn)制同步計(jì)數(shù)器25.（3）在CP脈沖的作用下，該電路時(shí)序圖為（）。A.圖2-6（c）B.圖2-6（a）C.圖2-6（b）形考任務(wù)3一、選擇題（每小題4分，共52分）1.單穩(wěn)態(tài)觸發(fā)器與多諧振蕩器在狀態(tài)的區(qū)別是（）A.前者沒有穩(wěn)態(tài)，后者有兩個(gè)穩(wěn)態(tài)B.前者沒有穩(wěn)態(tài)，后者只有一個(gè)穩(wěn)態(tài)C.前者只有一個(gè)穩(wěn)態(tài)，后者沒有穩(wěn)態(tài)2.石英晶體多諧振蕩器的突出優(yōu)點(diǎn)是（）。A.價(jià)格便宜B.振蕩頻率穩(wěn)定C.速度快3.為了將正弦信號(hào)轉(zhuǎn)換成脈沖信號(hào)，信號(hào)頻率不變，可以采用（）。A.單穩(wěn)態(tài)觸發(fā)器B.多諧振蕩器C.施密特觸發(fā)器4.555定時(shí)器的閾值為（）。A.1/3VCCB.2/3VCCC.1/3VCC2/3VCC5.在A/D轉(zhuǎn)換器和D/A轉(zhuǎn)換器中，衡量轉(zhuǎn)換精度通常用（）。A.分辨率B.分辨率和轉(zhuǎn)換誤差C.轉(zhuǎn)換誤差6.下列三種A/D轉(zhuǎn)換器中，（）的轉(zhuǎn)換速度最快。A.并行比較型B.雙積分型C.逐次比較型7.某自動(dòng)控制系統(tǒng)中，微機(jī)與執(zhí)行部件之間的接口電路應(yīng)采用（）。A.施密特觸發(fā)器B.D/A轉(zhuǎn)換器C.A/D轉(zhuǎn)換器8.RAM是由存儲(chǔ)矩陣、地址（）和讀/寫控制電路三部分組成的。A.編碼器B.分配器C.譯碼器9.只能讀出不能改寫，信息可永久保存的半導(dǎo)體存儲(chǔ)器是（）。A.EPROMB.ROMC.PROM10.利用雙穩(wěn)態(tài)觸發(fā)器存儲(chǔ)信息的RAM稱為（）。A.DRAMB.SRAMC.閃存11.某ROM電路有8根地址線，4根數(shù)據(jù)線，該ROM電路的容量為（）。A.512×4B.1024×4C.256×412.下列PLD芯片中，與陣列、或陣列均為可編程的是（）器件。A.PLAB.PALC.GAL13.圖2-6所示陣列邏輯電路的邏輯函數(shù)表達(dá)式是（）。A.L=ABC+AC·D+BCDB.L=A·BC+ACD+BCDC.L=A·BC+AC·D+BCD二、判斷題（每小題4分，共52分）14.單穩(wěn)態(tài)觸發(fā)器的輸出脈沖寬度僅取決于電路本身的充放電時(shí)間參數(shù)，而與輸入觸發(fā)脈沖無關(guān)。（×）15.多諧振蕩器不需要外加輸入信號(hào)，只要接通電源就能通過自激產(chǎn)生振蕩波形，所以它也是一種正弦波振蕩器。（×）16.555定時(shí)器是一種用途極廣泛的集成電路，包括雙極型和CMOS型產(chǎn)品的所有型號(hào)最后三位數(shù)碼都是555，外部引腳的排列完全相同。（√）17.D/A轉(zhuǎn)換器的轉(zhuǎn)換精度與電阻網(wǎng)絡(luò)的元件參數(shù)誤差有關(guān)，與基準(zhǔn)電壓的穩(wěn)定性無關(guān)。（×）18.若逐次逼近型A/D轉(zhuǎn)換器的輸出為n位數(shù)字量，進(jìn)行一次A/D轉(zhuǎn)換至少需要經(jīng)過n+2個(gè)CP周期才能完成。（√）19.A/D轉(zhuǎn)換器的相對(duì)誤差≤±LSB/2，表明實(shí)際輸出的數(shù)字量與理論值的誤差小于最低位的半個(gè)字。（√）20.RAM是由存儲(chǔ)矩陣和地址譯碼器兩部分組成的。（×）21.SRAM是利用MOS管柵極電容存儲(chǔ)電荷效應(yīng)的半導(dǎo)體存儲(chǔ)器。（×）22.用4片256×4位RAM芯片，可擴(kuò)展成512×8位的RAM存儲(chǔ)系統(tǒng)。（√）23.PAL器件中，與陣列和或陣列是電路的核心，不同的芯片輸出結(jié)構(gòu)差異很大。（√）24.產(chǎn)品研制過程中需要不斷修改的中、小規(guī)模邏輯電路，不適合選用GAL芯片。（×）25.FPGA由可編程邏輯快、可編程I/O模塊和可編程內(nèi)連線三部分組成。（√）形考任務(wù)4一、單選題（每小題4分，共48分）1.動(dòng)態(tài)存儲(chǔ)器DRAM具有（）的特點(diǎn)。A.速度慢，集成度高B.速度快，電路復(fù)雜C.速度快，電路簡(jiǎn)單2.當(dāng)輸入電壓且時(shí)，三極管開關(guān)電路中管子處在（）狀態(tài)。A.飽和B.放大C.截止3.將二進(jìn)制數(shù)（100110.100111）2轉(zhuǎn)換成十六進(jìn)制數(shù)，正確結(jié)果是（）。A.（92.97）16B.（46.47）16C.（26.9C）164.555定時(shí)器的閾值為（）。A.2/3VCCB.1/3VCCC.1/3VCC和2/3VCC5.該電路以靜態(tài)工作狀態(tài)為主，若考慮功耗因素應(yīng)選用（）。A.兩者均可B.CMOS門電路C.TTL門電路6.下列三種A/D轉(zhuǎn)換器中，（）的轉(zhuǎn)換速度最快。A.逐次比較型B.雙積分型C.并行比較型7.對(duì)于TTL電路，0.7V的輸入電壓為（）輸入。A.低電平B.高電平C.不能確定8.主從觸發(fā)器在每個(gè)CP脈沖周期，（）。A.主觸發(fā)器只能改變一次，但從觸發(fā)器的輸出狀態(tài)可能改變多次B.主觸發(fā)器的輸出狀態(tài)可能改變多次，但從觸發(fā)器只能改變一次C.主觸發(fā)器和從觸發(fā)器的輸出狀態(tài)都只能改變一次9.只能讀出不能改寫，信息可永久保存的半導(dǎo)體存儲(chǔ)器是（）。A.ROMB.PROMC.EPROM10.為了把串行輸入的數(shù)據(jù)轉(zhuǎn)換成并行輸出的數(shù)據(jù)，可以使用（）。A.移位寄存器B.計(jì)數(shù)器C.數(shù)據(jù)選擇器11.與同步時(shí)序電路相比，異步時(shí)序電路的主要缺點(diǎn)是（）。A.功耗大B.抗干擾能力差C.速度慢12.N個(gè)觸發(fā)器可以構(gòu)成最大計(jì)數(shù)長(zhǎng)度為（）的計(jì)數(shù)器。A.N2B.2NC.N二、判斷題（每小題4分，共52分）13.閃存像RAM一樣以字節(jié)為單位改寫數(shù)據(jù)。（×）14.靜態(tài)存儲(chǔ)器SRAM集成度高；動(dòng)態(tài)存儲(chǔ)器DRAM存取速度快。（×）15.555定時(shí)器是一種用途極廣泛的集成電路，包括雙極型和CMOS型產(chǎn)品的所有型號(hào)最后三位數(shù)碼都是555，外部引腳的排列完全相同。（√）16.8421碼是一種二—十進(jìn)制碼，又稱BCD碼。（×）17.三態(tài)門是能夠?qū)崿F(xiàn)“線與”的邏輯門，當(dāng)它處于高阻態(tài)時(shí)，輸出端與電路連接斷開。（√）18.CMOS門電路在輸入端和輸出端的反相器，起到緩沖隔離和規(guī)范邏輯電平的作用。（√）19.CMOS反相器的噪聲容限大于TT