基于VHDL控制的直流電機PWM控制器的設(shè)計

課程設(shè)計姓名：學號：學院：電氣與信息工程學院專業(yè)：設(shè)計題目：基于VHDL控制的直流電機PWM控制器的設(shè)計指導(dǎo)教師：2023年1月安徽工業(yè)大學摘要本文主要介紹利用可編程芯片及VHDL語言實現(xiàn)對直流電機PWM控制器的設(shè)計。該直流電機PWM控制器由速度控制器模塊、計數(shù)器模塊、數(shù)字比擬模塊、分頻器模塊組成，為了使該直流電機更完善，本系統(tǒng)還添加了正轉(zhuǎn)反轉(zhuǎn)模塊。該系統(tǒng)無須外接D/A轉(zhuǎn)換器及模擬比擬器，結(jié)構(gòu)簡單，控制精度高，有廣泛的應(yīng)用前景。關(guān)鍵詞：直流電機；脈寬調(diào)制；VHDL語言ABSTRACTThispaperdescribestheuseofprogrammablechipsandVHDLlanguagerealizePWMDCmotorcontrollerdesign.ThePWMcontrollerconsistsofaDCmotorspeedcontrollermodules,countermodules,digitalcomparatormoduledividermodules,inordertomakebettertheDCmotor,thesystemalsoaddsaTrueStoryreversalmodule.ThesystemisnoexternalD/Aconvertersandanalogcomparators,simplestructure,highcontrolaccuracy,awiderangeofapplications.Keywords:DCmotor;PWM;VHDL目錄TOC\o"1-2"\h\z\u摘要2ABSTRACT21引言42直流電機控制電路構(gòu)成及工作原理43各模塊程序的編寫、頂層模塊與頂層模塊的仿真波形圖53.1分頻器模塊程序與仿真圖53.2標準計數(shù)器模塊與仿真圖63.3加速器程序與仿真圖73.4比擬器程序與仿真圖83.5頂層模塊圖93.6頂層模塊仿真波形94結(jié)束語9參考文獻101引言隨著電氣化、自動化、智能化的開展，直流電機在工業(yè)中的應(yīng)用越來越廣泛，市場上也有各種直流電機，在傳統(tǒng)的PWM調(diào)速系統(tǒng)中一般采用硬件作為脈沖發(fā)生器的方式,應(yīng)用的元器件較多,同樣會增加電路的復(fù)雜程度,隨著電子技術(shù)和大規(guī)?？删幊踢壿嬈骷拈_展.PWM采用軟件的方法來實現(xiàn)調(diào)速過程,具有更大的靈活性,實現(xiàn)了硬件設(shè)計軟件化.早前產(chǎn)生PWM信號波形是采用微機或單片機通過模擬比擬器實現(xiàn),比擬器的一端接給定的參考電壓,另一端接周期性線性增加的鋸齒電壓。當鋸齒波電壓小于參考電壓時輸出低電平，大于參考電壓時輸出高電平。改變參考電壓就可以改變PWM波形中的高電平的寬度。此時鋸齒波電壓和設(shè)置參考電壓均須由微機或單片機通過D/A轉(zhuǎn)換器產(chǎn)生，再經(jīng)過外接的模擬比擬器輸出PWM的波形，因此外圍電路比擬復(fù)雜。數(shù)字PWM控制只需FPGA中的內(nèi)部資源就可以實現(xiàn)。用數(shù)字比擬器代替模擬比擬器，數(shù)字比擬器的一端接設(shè)定值計數(shù)器的輸出，另一端接線性遞增計數(shù)器輸出。當線性計數(shù)器計數(shù)值小于設(shè)定值時輸出低電平，大于設(shè)定值時輸出高電平。與模擬控制相比，省去了外接的D/A轉(zhuǎn)換器和模擬比擬器，F(xiàn)PGA外部連線很少，電路更加簡單。而且可以在系統(tǒng)調(diào)整脈寬細分電路位數(shù)及數(shù)字比擬器的設(shè)定值，從而實現(xiàn)對電機轉(zhuǎn)速等參數(shù)的靈活控制2直流電機控制電路構(gòu)成及工作原理如圖1所示，直流電機控制電路主要由三局部組成：FPGA中PWM脈寬調(diào)制信號產(chǎn)生電路；工作/停止控制和正/反轉(zhuǎn)方向控制電路;片外功率放大電路和H橋正/反轉(zhuǎn)功率驅(qū)動電路。在CLK0的作用下，鋸齒波計數(shù)器輸出周期性線性增加的鋸齒波。當計數(shù)值小于設(shè)定值時I數(shù)字比擬器輸出低電平，當計數(shù)值大于設(shè)定值時，數(shù)字比擬器輸出高電平，由此產(chǎn)生周期性的PWM波形。分頻模塊和cntb模塊共同控制輸出頻率。旋轉(zhuǎn)方向控制電路控制直流電動機轉(zhuǎn)向及啟動/停止，該電路由兩個2選1選擇器組成Z/F鍵控制選擇PWM波形從正端Z進入H橋，還是從負端F進入H橋，以控制電機的轉(zhuǎn)動方向。START鍵通過〞與〞門控制PWM的輸出實現(xiàn)對電機的工作/停止控制。H橋電路由大功率晶體管組成，PWM波形通過方向控制送到H橋，經(jīng)功率放大以后驅(qū)動電機轉(zhuǎn)動。圖1直流電機控制電路框圖3各模塊程序的編寫、頂層模塊與頂層模塊的仿真波形圖3.1分頻器模塊程序與仿真圖該系統(tǒng)要求輸出頻率為10Khz，首先通過該分頻模塊由公式f1=20000/[(c+1)*2]，其中c=31,使頻率為320khz,該頻率作為計數(shù)模塊的輸入頻率。程序及仿真圖3如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfenpinisport(clk:instd_logic;clock:outstd_logic);endfenpin;architectureartoffenpinissignalcount:integerrange0to31;signalclk_data:std_logic;beginprocess(clk)beginifclk'eventandclk='1'thenifcount=31thencount<=0;clk_data<=notclk_data;elsecount<=count-1;endif;endif;clock<=clk_data;endprocess;endart;圖3.分頻模塊仿真圖3.2標準計數(shù)器模塊該模塊既是計數(shù)模塊，計數(shù)時最大計數(shù)值為31，又與分頻模塊共同控制輸出頻率。該模塊的輸入頻率來源于分頻模塊的320khz,有公式f=f1/32，從而使直流電機的輸出頻率等于10khz。程序與仿真圖4如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycntbisport(clk0,m:instd_logic;q:outstd_logic_vector(4downto0));endcntb;architecturebehav1ofcntbissignalq1:std_logic_vector(4downto0);beginprocess(clk0)beginifclk0'eventandclk0='1'thenifm='1'thenifq1=31thenq1<="00000";elseq1<=q1+1;endif;endif;endif;endprocess;q<=q1;endbehav1;圖4.計數(shù)模塊仿真圖3.3加速器程序設(shè)定值計數(shù)器cnta設(shè)置PWM信號的占空比。當U/D=1，輸入CLK2使設(shè)定值計數(shù)器的輸出值增加，PWM占空比增加，電機轉(zhuǎn)速加快。當U/D=0，輸入CLK2，使設(shè)定值計數(shù)器的輸出值減小，PWM占空比減小，電機轉(zhuǎn)速變慢。程序及仿真圖2如下：libraryieee;useieee.std_logic_unsigned.all;useieee.std_logic_1164.all;entitycntaisport(clk,u_d,en:instd_logic;m:outstd_logic;cq:outstd_logic_vector(4downto0));endcnta;architecturebehavofcntaissignalcq1:std_logic_vector(4downto0);beginprocess(clk)beginifclk'eventandclk='1'thenifen='1'thenifu_d='1'thenifcq1=31thencq1<="11111";else cq1<=cq1+1; endif;elsifcq1=0thencq1<="00000";elsecq1<=cq1-1;endif;elsifen='0'thenm<='1';endif;endif;endprocess;cq<=cq1;endbehav;圖2.加速器模塊仿真圖3.4比擬器當計數(shù)值小于設(shè)定值時數(shù)字比擬器輸出低電平，當計數(shù)值大于設(shè)定值時，數(shù)字比擬器輸出高電平，由此產(chǎn)生周期性的PWM波形。程序及仿真圖6如下：libraryieee;useieee.std_logic_1164.all;entitycompare1isport(dataa,datab:instd_logic_vector(4downto0);m:instd_logic;agb:outstd_logic);endcompare1;architecturebehav2ofcompare1isbeginprocess(dataa,datab)beginifm='1'thenifdataa>databthenagb<='1';elseagb<='0';endif;elseagb<='0';endif;endprocess;endbehav2;圖6.比擬模塊仿真圖3.5頂層模塊圖3.6頂層模塊仿真波形4結(jié)束語該控制模塊在EDA的仿真符合設(shè)計要求，輸出頻率是10khz，其占空比可調(diào)，在0.1~0.9之間。在實際應(yīng)用中，可根據(jù)直流電機的轉(zhuǎn)速、負載等參數(shù)合理選擇晶振頻率及