時序邏輯電路

模擬與數(shù)字電路

AnalogandDigitalCircuits17_時序邏輯電路(4)1精選課件—時序邏輯電路(4)主要內(nèi)容數(shù)碼管動態(tài)顯示按鍵/開關(guān)去抖動數(shù)字系統(tǒng)結(jié)構(gòu)時序二進(jìn)制乘法器存放器組2精選課件—時序邏輯電路(4)Nexys-3根本輸入/輸出開關(guān)/按鍵BTN按下為1SW撥到上為1LED指示燈LD=1時點(diǎn)亮7段數(shù)碼管AN=0使能相應(yīng)數(shù)位CA~CG：字形碼，0顯示相應(yīng)段(共陽極)3精選課件—時序邏輯電路(4)Nexys-2根本輸入/輸出開關(guān)/按鍵BTN按下為1SW撥到上為1LED指示燈LD=1時點(diǎn)亮7段數(shù)碼管AN=0使能相應(yīng)數(shù)位CA~CG：字形碼，0顯示相應(yīng)段(共陽極)4精選課件—時序邏輯電路(4)數(shù)碼管動態(tài)顯示4位7段數(shù)碼顯示接口8DG08DG18DG28DG3ClkAN0AN1AN28AN3DGAN0AN1AN2AN3DG分頻器脈沖分配器8DG08DG18DG28DG3Clk8DG4AN多路選擇器Clk_low445精選課件—時序邏輯電路(4)按鍵/開關(guān)去抖動00012012300000000010012300000

ClkInOlOpCnt輸入整形電路InClkOlOp假設(shè)In≠Ol，那么Cnt計(jì)數(shù)，否那么清零假設(shè)Cnt=N，那么Ol=in，Cnt=0假設(shè)Cnt=N且In=1，那么Op=1假設(shè)Op=1，那么Op=0抖動持續(xù)時間一般在5～10ms6精選課件—時序邏輯電路(4)數(shù)字系統(tǒng)結(jié)構(gòu)數(shù)字系統(tǒng)由假設(shè)干邏輯功能部件構(gòu)成，按一定順序處理數(shù)字信號的電路從結(jié)構(gòu)上劃分為數(shù)據(jù)通路和控制單元兩局部數(shù)據(jù)通路(DataPath)數(shù)據(jù)在被處理過程中經(jīng)過的路徑控制單元(ControlUnit)控制數(shù)據(jù)通路中數(shù)據(jù)的流動方向和次序數(shù)據(jù)通路數(shù)據(jù)輸入數(shù)據(jù)輸出控制單元控制輸入控制狀態(tài)數(shù)字系統(tǒng)結(jié)構(gòu)框圖狀態(tài)輸出7精選課件—時序邏輯電路(4)例如1—時序二進(jìn)制乘法器X，Y：輸入數(shù)據(jù)，被乘數(shù)和乘數(shù)，4位無符號二進(jìn)制數(shù)Z：輸出數(shù)據(jù)，8位積Start：控制輸入，啟動乘法運(yùn)算，高電平有效Reset：控制輸入，復(fù)位，高電平有效Done：狀態(tài)輸出，運(yùn)算結(jié)束指示，高電平有效Clk：時鐘輸入StartReset4位乘法器4Y4X8ZDoneClk8精選課件—時序邏輯電路(4)乘法運(yùn)算過程X2X3X0X1Y2Y3Y0Y1×????????????????Z2Z3Z0Z1Z6Z7Z4Z5+(當(dāng)Yi=1)????=X3X2X1X0(當(dāng)Yi=0)0000DBAB手工運(yùn)算過程+00000Y3Y2Y1Y0????0???Z00???Z0Y3Y2Y1+????????Z1????Z1Z0Y3Y2+????????Z2????Z2Z1Z0Y3+????Z7Z6Z5Z4Z3Z3Z2Z1Z0Z7Z6Z5Z4C=0,A=0,D=X,B=Y

{C,A}=A+D*Y0

{A,B}={C,A,B}>>1BA操作說明C{C,A}=A+D*Y1

{A,B}={C,A,B}>>1{C,A}=A+D*Y2

{A,B}={C,A,B}>>1{C,A}=A+D*Y3

{A,B}={C,A,B}>>1迭代運(yùn)算過程Z=X×Y9精選課件—時序邏輯電路(4)乘法器結(jié)構(gòu)Clk數(shù)據(jù)通路控制單元Start4Y4XDone8ZInit,Add,Cnt,ShiftE,B0ResetStartReset4位乘法器4Y4X8ZDoneClk10精選課件—時序邏輯電路(4)乘法器結(jié)構(gòu)(續(xù))數(shù)據(jù)通路Init:DX,BY,T0,A0,C0Cnt:TT-1Add:{C,A}A+DShr:{C,A,B}{C,A,B}>>1,C0StartResetClk控制單元InitAddEB[0]CntShrDone2被乘數(shù)加法器乘數(shù)部分積進(jìn)位444BACD444XY4Z計(jì)數(shù)器T檢測0E011精選課件—時序邏輯電路(4)乘法器控制單元狀態(tài)圖S0DoneStart/InitResetS1CntS2ShrB[0]/Add!B[0]!StartE!EStartResetClk控制單元InitAddEB[0]CntShrDoneInit:DX,BY,T0,A0,C0Cnt:TT-1Add:{C,A}A+DShr:{C,A,B}{C,A,B}>>1,C012精選課件—時序邏輯電路(4)乘法器控制單元(續(xù)1)狀態(tài)表ResetStartB[0]ESnSn+1DoneInitAddShrCnt1xxxxS00000100xxS000001S001xxS110001S00X0x000100X1xS201010S1S2S10Xx0001000Xx1S000100S2S1S2Done=S0

Init=Start·S0

Add=B[0]·S1Shr=S2

Cnt=S113精選課件—時序邏輯電路(4)乘法器時序圖clkStartS0InitStateCntAddShrS1S2S1S2S1S2?D?B?A?T11111011000000CDone111001110101101111011101101011E??14精選課件—時序邏輯電路(4)Verilog描述二進(jìn)制乘法器modulebinary_multiplier(x,y,z,start,done,reset,clk); output[7:0]z; outputdone; input[3:0]x,y; inputstart,reset,clk; reg[3:0]a,b,d; regc; reg[1:0]state,next_state,t; parameterS0=2’b00,S1=2’b01,S2=2’b10; wiree; assigne=~|t; assignz={a,b};ClkStartReset乘法器4Y4X8ZDone15精選課件—時序邏輯電路(4)Verilog描述二進(jìn)制乘法器(續(xù)1) //stateregister always@(posedgeclkorposedgereset) begin if(reset)state<=S0; elsestate<=next_state; endassigndone=(state==S0);//nextstatefunction always@(startoreorstate)begincase(state) S0:if(start)next_state=S1; elsenext_state=S0; S1:next_state=S2;S0DoneStart/InitResetS1CntS2ShrB[0]/Add!B[0]!StartE!E16精選課件—時序邏輯電路(4)Verilog描述二進(jìn)制乘法器(續(xù)2) S2:if(!e)next_state=S1; elsenext_state=S0; defaultnext_state=S0; endcase end //datapathfunction always@(posedgeclk)begin case(state) S0:if(start)begin d<=x;b<=y; a<=4’d0;c<=1’b0;t<=2’b0; endS0DoneStart/InitResetS1CntS2ShrB[0]/Add!B[0]!StartE!E17精選課件—時序邏輯電路(4)Verilog描述二進(jìn)制乘法器(續(xù)3) S1:begin t<=t-2’b01; if(b[0]){c,a}<=a+d; end S2:begin a<={c,a[3:1]}; b<={a[0],b[3:1]}; c<=1’b0; end endcase endendmoduleS0DoneStart/InitResetS1CntS2ShrB[0]/Add!B[0]!StartE!E18精選課件—時序邏輯電路(4)乘法器仿真波形19精選課件—時序邏輯電路(4)存放器之間傳輸數(shù)據(jù)每個存放器的數(shù)據(jù)輸入處配置多路數(shù)據(jù)選擇器(MUX)每個存放器的輸出數(shù)據(jù)連接到所有MUX靈活實(shí)現(xiàn)多個數(shù)據(jù)同時傳送存放器傳送L0L1L2R0LdR1LdR2LdS0S1S2nnMUXS01nnnMUXS01nnnMUXS01nR0

R1;S0=1,L0=1;S1=0,L1=120精選課件—時序邏輯電路(4)BUS，多個部件共享用于傳輸數(shù)據(jù)的導(dǎo)線每次只能傳送一個數(shù)據(jù)總線R0

R1;S=1,L0=1L0nR0LdSMUXS012nnL1nR1LdnL2nR2Ldn2R0

R1;E1=1,L0=1nL0L1L2nR0LdnR1LdnR2LdnnE2E1E0;E0=0,E2=021精選課件—時序邏輯電路(4)存放器組也稱存放器堆，或者存放器文件(RegisterFile)例如，有3個讀寫端口的2m個n位存放器，其中D端口供寫DA：存放器地址D：寫入數(shù)據(jù)WE：寫使能A、B端口供讀AA、BA：存放器地址A、B：讀出數(shù)據(jù)寄存器組(2m×n)ABDDAAABAWEnnnmmm22精選課件—時序邏輯電路(4)MUX0123R0DER1DER2DER3DEMUX0123Decoder0123EAABDDAAABAWE2n22nnnnnn存放器組的MUX實(shí)現(xiàn)3端口4×n存放器組23精選課件—時序邏輯電路(4)存放器組的三態(tài)門實(shí)現(xiàn)3端口4×32存放器組24精選課件—時序邏輯電路(4)ALU算術(shù)邏輯單元(ArithmeticLogicUnit)設(shè)計(jì)8位ALUALU功能表S3S2S1S0HF（標(biāo)志）0000XV：溢出標(biāo)志C：進(jìn)位(加法)、借位(減法)標(biāo)志