電子設(shè)計自動化期中考試試卷

第第頁共3頁………密…………………密……封…………裝…訂………線………院（部）專業(yè)（班級）姓名學(xué)號2015、2017（3+2）級電子信息工程專業(yè)2課程名稱電子設(shè)計自動化卷考試形式閉卷本試卷共4大題，卷面滿分100分，答題時間120分鐘。得分評卷人一、單項選擇題（本大題共10小題，每小題2分，共20分）1.如果線網(wǎng)類型變量說明后未賦值，起缺省值是（）。

A、x

B、1

C、0

D、z

2.在Verilog中，下列語句哪個不是分支語句（）。A.if-elseB.caseC.casezD.repeat3.VerilogHDL的端口聲明語句中，用（）關(guān)鍵字聲明端口為雙向端口。A：inoutB：INOUTC：BUFFERD：buffer4.在verilog語言中整型數(shù)據(jù)與（）位寄存器數(shù)據(jù)在實際意義上是相同的。A.8B.16C.32D.645.大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是()。A．FPGA全稱為復(fù)雜可編程邏輯器件；B．FPGA是基于乘積項結(jié)構(gòu)的可編程邏輯器件；C．基于SRAM的FPGA器件，在每次上電后必須進行一次配置；D．在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。6.下面哪個是可以用verilog語言進行描述，而不能用VHDL語言進行描述的級別？（

）。

A、

開關(guān)級

B、門電路級

C、體系結(jié)構(gòu)級

D、寄存器傳輸級

7.inout端口可以定義成下列哪種數(shù)據(jù)類型（b）。A、reg類型B、net類型C、reg或net類型D、整數(shù)類型8.時間尺度定義為timescale

10ns/100ps，選擇正確答案（）。A.時間精度10nsB.時間單位100psC.時間精度100psD.時間精度不定9.高速系統(tǒng)設(shè)計中，下列優(yōu)化哪種方案中不是為了提高系統(tǒng)的工作頻率（d）。A、流水線B、加法樹結(jié)構(gòu)C、遲置信號后移D、資源共享10.在VerilogHDL的邏輯運算中，設(shè)A=8'b11010001,B=8'b00011001,則表達式“A&B”的結(jié)果為（）。A.8'b00010001B.8'b11011001C.8'b11001000D.8'b00110111得分評卷人二、填空題（本大題共10小題，每小題2分，共20分） 用EDA技術(shù)進行電子系統(tǒng)設(shè)計的目標(biāo)是。2.狀態(tài)機常用狀態(tài)編碼有、和獨熱碼。3.隨著EDA技術(shù)的不斷完善與成熟，的設(shè)計方法更多的被應(yīng)用于VerilogHDL設(shè)計當(dāng)中。4.目前國際上較大的PLD器件制造公司有和Xilinx公司。5.完整的條件語句產(chǎn)生組合電路，不完整的條件語句產(chǎn)生。6.非阻塞性賦值符號為。7.Verilog的基本設(shè)計單元是模塊。它是由兩部分組成，一部分描述接口；另一部分描述，即定義輸入是如何影響輸出的。8.在case語句中至少要有一條語句。9.已知x=4’b1001,則x的4位補碼為。10.always中的語句則是順序語句。進程之間是屬于。得分評卷人EDA名詞解釋，寫出下列縮寫的中文（或者英文）含義（本大題共5小題，每小題2分，共2分）EAB：FPGA：VHDL：LUT：JTAG：得分評卷人四、分析設(shè)計題（每題10分，共50分）試設(shè)計一個具有三態(tài)緩沖4選1數(shù)據(jù)選擇器（10分）。2.試使用VerilogHDL設(shè)計一個同步10進制計數(shù)器，規(guī)定模塊定義為modulecount10(out,clr,clk),其中clk為時鐘輸入，clr為同步清零輸入，低電平有效，out為計數(shù)器輸出。寫出10進制計數(shù)器VerilogHDL設(shè)計程序并注釋（10分）。3.試畫出下圖中CLK、C、C1三個節(jié)點的波形，并分析其C和C1分頻系數(shù)及C1的占空比（10分）。4.根據(jù)下列