VGA彩條信號(hào)顯示電路的設(shè)計(jì)

摘要本設(shè)計(jì)是用FPGA來實(shí)現(xiàn)VGA圖像控制器，控制顯示器顯示彩條信號(hào)，用VHDL語(yǔ)言,在QuartusII上實(shí)現(xiàn)軟件仿真。本文首先介紹了VGA顯示的基本原理，然后提出了一種VGA圖像控制器的設(shè)計(jì)方案，并用VHDL硬件描述語(yǔ)言和原理圖輸入的方法完成了該方案的設(shè)計(jì)，通過顯示橫彩條、豎彩條、棋盤格，驗(yàn)證了VGA_SYNC同步信號(hào)功能模塊時(shí)序的正確性，軟件實(shí)驗(yàn)環(huán)境為QuartusII6.0開發(fā)軟件。本系統(tǒng)嘗試用FPGA實(shí)現(xiàn)VGA圖像顯示控制器，這一過程通過編程實(shí)現(xiàn)，之后通過軟件的測(cè)試和仿真，當(dāng)軟件驗(yàn)證無誤后完成硬件的下載驗(yàn)證，最終在顯示器上實(shí)現(xiàn)輸出，基本原理就是利用FPGA的可編程原理和VGA的時(shí)序控制原理，這在產(chǎn)品開發(fā)設(shè)計(jì)中有許多實(shí)際應(yīng)用。例如顯示器，電視等的維修，可以期望采用FPGA設(shè)計(jì)的VGA接口可以將要顯示的數(shù)據(jù)直接送到顯示器，就可以可靠的找到故障的大致原因等。從而省掉每次都要接信號(hào)源的麻煩，同時(shí)也節(jié)約了成本。節(jié)省了計(jì)算機(jī)的處理過程，加快了數(shù)據(jù)的處理速度，節(jié)約了硬件成本。同時(shí)亦可將其作為信號(hào)源，應(yīng)用于電視機(jī)或計(jì)算機(jī)等彩色顯示器的電路開發(fā)，方便彩色顯示器驅(qū)動(dòng)控制電路的調(diào)試。關(guān)鍵字：EDA，VHDL，VGA，QuartusII緒論我們已經(jīng)進(jìn)入數(shù)字化和信息化的時(shí)代，其特點(diǎn)就是各種數(shù)字產(chǎn)品的廣泛應(yīng)用?，F(xiàn)代數(shù)字產(chǎn)品在性能提高復(fù)雜度增大的同時(shí)，更新?lián)Q代的速度也越來越快，實(shí)現(xiàn)這種進(jìn)步的因素在于芯片制造技術(shù)和設(shè)計(jì)技術(shù)的進(jìn)步。前者以微細(xì)加工技術(shù)為代表，目前已進(jìn)展到深亞微米階段，可以在幾平方厘米的芯片上集成數(shù)千萬個(gè)晶體管。后者的核心就是EDA技術(shù)，EDA是指以計(jì)算機(jī)為工作平臺(tái)，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子CAD通用軟件包。VGA圖像信號(hào)發(fā)生器的設(shè)計(jì)涉及到圖像數(shù)據(jù)的處理，對(duì)電路的工作速度和性能要求較高，VGA工業(yè)標(biāo)準(zhǔn)要求的時(shí)鐘頻率高達(dá)25MHz,使用傳統(tǒng)的電子電路設(shè)計(jì)方法是難以實(shí)現(xiàn)的。采用專用的視頻處理芯片，其設(shè)計(jì)技術(shù)難度大、開發(fā)成本高。本文采用CPLD方案，利用了MAX系列的CPLD高達(dá)上百兆的工作頻率特性為圖像數(shù)據(jù)處理提供了良好的實(shí)時(shí)性，其內(nèi)部集成的數(shù)字鎖相環(huán)為系統(tǒng)的工作時(shí)鐘提供的良好的穩(wěn)定性，其內(nèi)部嵌入的存儲(chǔ)器可以存儲(chǔ)一定容量的圖像信息，豐富的I/O資源可以隨即擴(kuò)展外接大容量存儲(chǔ)器的特性，因此由CPLD完成對(duì)圖像數(shù)據(jù)的處理及產(chǎn)生行場(chǎng)掃描時(shí)序信號(hào)。很好地實(shí)現(xiàn)了圖象數(shù)據(jù)處理的實(shí)時(shí)性和穩(wěn)定性，達(dá)到了性能與價(jià)格的完美統(tǒng)一。此外，CPLD的電路可重構(gòu)性，為系統(tǒng)功能更改和升級(jí)以及功能擴(kuò)展提供了很大的設(shè)計(jì)空間。由微控制器完成功能設(shè)置與控制，如鍵盤掃描，模式選擇與顯示控制等。本設(shè)計(jì)采用EDA技術(shù)，通過CPLD芯片實(shí)現(xiàn)了實(shí)現(xiàn)VGA彩條信號(hào)的顯示的設(shè)計(jì)，本文采用VHDL硬件描述語(yǔ)言描述VGA彩條信號(hào)的顯示電路，完成對(duì)電路的功能仿真。通過按鍵來實(shí)現(xiàn)橫彩條、豎彩條、棋盤式方格圖案的選擇，并能進(jìn)一步設(shè)計(jì)出文字、圖像的顯示。與傳統(tǒng)的設(shè)計(jì)方式相比，本設(shè)計(jì)由于采用了CPLD芯片來實(shí)現(xiàn)，它將大量的電路功能集成到一個(gè)芯片中，并且可以由用戶自行設(shè)計(jì)邏輯功能，提高了系統(tǒng)的集成度和可靠性。1.1課程設(shè)計(jì)要求1、熟悉掌握常用仿真開發(fā)軟件，比如：QuartusII或XilinxISE的使用方法。2、能熟練運(yùn)用上述開發(fā)軟件設(shè)計(jì)并仿真電路并下載到FPGA中進(jìn)行調(diào)試；3、學(xué)會(huì)用EDA技術(shù)實(shí)現(xiàn)數(shù)字電子器件組成復(fù)雜系統(tǒng)的方法；學(xué)習(xí)電子系統(tǒng)電路的安裝調(diào)試技術(shù)。4、掌握VGA時(shí)序工作要求及特點(diǎn)1.2課程設(shè)計(jì)目的1、熟悉VGA顯示器的實(shí)現(xiàn)原理2、加深對(duì)VHDL語(yǔ)言的設(shè)計(jì)編程和設(shè)計(jì)語(yǔ)言規(guī)則的應(yīng)用3、熟悉集成電路設(shè)計(jì)的流程，學(xué)習(xí)使用EDA集成電路設(shè)計(jì)軟件QuartusII進(jìn)行模擬綜合，然后在FPGA上實(shí)現(xiàn)。2系統(tǒng)總體方案2.1系統(tǒng)的工作原理和組成框圖FPGA是整個(gè)系統(tǒng)的核心，通過對(duì)其編程可輸出RGB三基色信號(hào)和HS、VS行場(chǎng)掃描同步信號(hào)。當(dāng)FPGA接受單片機(jī)輸出的控制信號(hào)后，內(nèi)部的數(shù)據(jù)選擇器模塊根據(jù)控制信號(hào)選通相應(yīng)的圖像生成模塊，輸出圖像信號(hào)，與行場(chǎng)掃描時(shí)序信號(hào)一起通過15針D型接口電路送入VGA顯示器，在VGA顯示器上便可以看到對(duì)應(yīng)的彩色圖像。FPGA所需的工作時(shí)鐘由外部高精度有源晶振提供；單片機(jī)控制器分析鍵盤掃描結(jié)果，控制液晶顯示模塊顯示相應(yīng)的功能，由LCD顯示輸出圖像和按鍵控制模式，并送出相應(yīng)控制信號(hào)給FPGA，系統(tǒng)原理框圖如圖2.1電源電源控制按鍵VGA顯示器FPGA時(shí)鐘電路接口電路圖2.1原理框圖2.2VGA顯示原理工業(yè)標(biāo)準(zhǔn)的VGA顯示模式為：640×468×16色×60Hz。常見的彩色顯示器，一般由CRT(陰極射線管)構(gòu)成，彩色是由R、G、B（紅、綠、藍(lán)）三基色組成，CRT用逐行掃描或隔行掃描的方式實(shí)現(xiàn)圖像顯示，由VGA控制模塊產(chǎn)生的水平同步信號(hào)和垂直同步信號(hào)控制陰極射線槍產(chǎn)生的電子束，打在涂有熒光粉的熒光屏上，產(chǎn)生R、G、B三基色，合成一個(gè)彩色像素。掃描從屏幕的左上方開始，由左至右，由上到下，逐行進(jìn)行掃描，每掃完一行，電子束回到屏幕下一行的起始位置，在回掃期間，CRT對(duì)電子束進(jìn)行消隱，每行結(jié)束是用行同步信號(hào)HS進(jìn)行行同步；掃描完所有行，再由場(chǎng)同步信號(hào)VS進(jìn)行場(chǎng)同步，并使掃描回到屏幕的左上方，同時(shí)進(jìn)行場(chǎng)消隱，預(yù)備下一場(chǎng)的掃描。行同步信號(hào)HS和場(chǎng)同步信號(hào)VS是兩個(gè)重要的信號(hào)。顯示過程中，HS和VS的極性可正可負(fù)，顯示器內(nèi)可自動(dòng)轉(zhuǎn)換為正極性邏輯。VGA行同步信號(hào)HS和場(chǎng)同步信號(hào)VS的時(shí)序圖如圖2.2和圖2.3所示，T1為行同步消隱（約為6μs）；T2為行顯示時(shí)間（約為26μs）；T3為場(chǎng)同步消隱（兩個(gè)行周期）；T4為場(chǎng)顯示時(shí)間（480個(gè)行周期）。顯示器每掃描完一行，再掃描一下行時(shí)會(huì)花一定時(shí)間來準(zhǔn)備，因此要滿足時(shí)序要求，見圖2.2圖2.2VGA行掃描時(shí)序圖同樣每掃描完一幀，再掃描下一幀行時(shí)也會(huì)花一定時(shí)間來準(zhǔn)備，因此也要滿足其時(shí)序要求，見圖3圖2.3VGA場(chǎng)掃描時(shí)序圖對(duì)于VGA顯示器的時(shí)序驅(qū)動(dòng)要嚴(yán)格遵循“VGA工業(yè)標(biāo)準(zhǔn)”，即640×480×60HZ模式，否則無法顯示正確地圖像。VGA工業(yè)標(biāo)準(zhǔn)要求的頻率：時(shí)鐘頻率：25.175MHz(像素輸出的頻率)行頻：31469Hz場(chǎng)頻：59.94Hz（每秒圖像刷新頻率）行掃描時(shí)序要求如表1行同步頭行像素行周期對(duì)應(yīng)位置TfTaTbTcTdTeTg時(shí)間（像素）8964086408800表1行掃描時(shí)序圖場(chǎng)掃描時(shí)序要求如表2場(chǎng)同步頭場(chǎng)圖像場(chǎng)周期對(duì)應(yīng)位置TfTaTbTcTdTeTg時(shí)間（行）222584808525表2場(chǎng)掃描時(shí)序圖從以上圖可以看出，顯示一行數(shù)據(jù)需要處理兩件事情。第一：產(chǎn)生行同步HS。不難看出，HS是一個(gè)脈沖信號(hào)，此信號(hào)的周期為：Te=Ta+Tb+Tc+Td，低電平時(shí)間為Ta。其中Ta、Tb、Tc、Td均為時(shí)間信號(hào)，這些信號(hào)根據(jù)需要顯示的分辨率不同而不同。第二：產(chǎn)生顯示的數(shù)據(jù)（DATA）信號(hào)，此信號(hào)為模擬信號(hào)，當(dāng)在顯示有效數(shù)據(jù)（Activevideo）內(nèi)，DATA信號(hào)為0~0.714Vpp的模擬電壓（R、G、B），根據(jù)分辨率的不同，DATA的采樣率、點(diǎn)數(shù)也皆不相同。幀數(shù)據(jù)時(shí)序與行時(shí)序類似，也就是顯示一屏數(shù)據(jù)的時(shí)序。只是這里的基本單位為每行數(shù)據(jù)，而行數(shù)據(jù)里面的最基本單位為每個(gè)點(diǎn)不同的分辨率，時(shí)序上的時(shí)間是不一樣的。在水平時(shí)序中，包括以下幾個(gè)時(shí)序參數(shù)：水平同步脈沖寬度；水平同步脈沖結(jié)束到水平門的開始之間的寬度；一個(gè)視頻行可視區(qū)域的寬度；一個(gè)完整的視頻行的寬度，從水平同步脈沖的開始到下一個(gè)水平同步脈沖的開始。分辨率刷新速率像素頻率同步脈沖后沿有效時(shí)間前沿幀長(zhǎng)640/4806025964564613800640/48072314012564621832800/600563672125806211024800/600604012885806371056800/6007250120611806531040表3常見分辨率行時(shí)序分辨率刷新速率行寬同步脈沖后沿有效時(shí)間前沿幀長(zhǎng)640/48060312304849525640/48072263264847520800/6005628120604-1625800/6006026421604-1628800/600722062160435666表4常見分辨率幀時(shí)序圖像信號(hào)顯示的顏色種類與表示R、G、B三基色的二進(jìn)制數(shù)位數(shù)有關(guān)，表5列出了8種顏色的編碼方式顏色白黃青紅品綠藍(lán)黑R11110000G11001100B0101010表5顏色編碼3VHDL設(shè)計(jì)與仿真3.1波形仿真通過QuartusII軟件，我們進(jìn)行了仿真，其仿真波形如下圖：圖3編譯成功圖圖3.1波形仿真圖3.2硬件描述語(yǔ)言生成電路在QuartusII軟件中利用硬件描述語(yǔ)言描述電路后，用RTLViewers生成的對(duì)應(yīng)的電路圖如下：圖3.2RTLViewers電路圖在QuartusII軟件中利用硬件描述語(yǔ)言描述電路后，用technologymapviewer生成的對(duì)應(yīng)的電路圖如下圖3.2.1電路圖technologymapviewer電路圖4EDA硬件調(diào)試與實(shí)現(xiàn)4.1硬件調(diào)試⑴打開QuartusⅡ9.0軟件，建立進(jìn)程，進(jìn)程的名字和程序的名字相同；⑵打開新建選擇VHDLFile,然后把程序輸入進(jìn)去；⑶保存文件點(diǎn)擊軟件頁(yè)面上方的編譯按鍵進(jìn)行編譯；⑷編譯成功后，進(jìn)行軟件仿真，點(diǎn)擊File選擇VectorWaveformFile,然后點(diǎn)擊鼠標(biāo)右鍵選insetnodeorbus鍵，把腳碼輸入進(jìn)去，再進(jìn)行腳碼設(shè)定；⑸然后保存，點(diǎn)擊Assigment中的settings選擇時(shí)序仿真，進(jìn)行程序的時(shí)序仿真；⑹時(shí)序仿真成功后，點(diǎn)擊上方AssigmentEditor鍵進(jìn)行腳碼鎖定；腳碼鎖定中選用模式5。圖4.1引腳鎖定圖4.2硬件實(shí)現(xiàn)硬件實(shí)現(xiàn)選用實(shí)驗(yàn)箱模式5方式下完成，在實(shí)驗(yàn)過程中clk的引腳選擇clock0即外接頻率源PIN_L1，頻率選擇為10MHZ。復(fù)位信號(hào)clr引腳用按鍵1進(jìn)行控制鎖定為PIN_G20，其余數(shù)碼管的使能端引腳分配見上圖。選擇編譯按鈕，重新編譯，編程下載。在quartusⅡ軟件中，選擇tools/programmer，選擇HardwareSettings，然后添加USB_Blaster。點(diǎn)擊”addfile”按鈕添加需要配置的caideng.sof文件，點(diǎn)擊start按鈕下載代碼到芯片，即可觀察到硬件實(shí)驗(yàn)結(jié)果。5下載下載電路設(shè)計(jì)AlteraFPGA芯片支持JTAG在線下載方式和AS下載方式。JTAG下載方式，程序之際燒寫到FPGA芯片，JTAG下載完成后直接運(yùn)行。AS下載方式，可以執(zhí)行代碼直接燒寫到FPGA配置芯片。在上電初始后，F(xiàn)PGA芯片直接從配置芯片讀寫可以執(zhí)行代碼配置FPGA芯片，然后運(yùn)行5.1JTAG下載電路JTAG也是一種國(guó)際標(biāo)準(zhǔn)測(cè)試協(xié)議（IEEE1149.1兼容），主要用于芯片內(nèi)部測(cè)試?，F(xiàn)今多數(shù)的高級(jí)器件都支持JTAG協(xié)議,如DSP、FPGA、ARM、部分單片機(jī)器件等。JTAG最初是用來對(duì)芯片進(jìn)行測(cè)試的,基本原理是在器件內(nèi)部定義一個(gè)TAP（TestAccessPort測(cè)試訪問口）通過專用的JTAG測(cè)試工具對(duì)內(nèi)部節(jié)點(diǎn)進(jìn)行測(cè)試。JTAG測(cè)試允許多個(gè)器件通過JTAG接口串聯(lián)在一起，形成一個(gè)JTAG鏈，能實(shí)現(xiàn)對(duì)各個(gè)器件分別測(cè)試?，F(xiàn)今，JTAG接口還常用于實(shí)現(xiàn)ISP（In-SystemProgrammable;在線編程），對(duì)FLASH等器件進(jìn)行編程。JTAG編程方式是在線編程，傳統(tǒng)生產(chǎn)流程中先對(duì)芯片進(jìn)行預(yù)編程后再裝到板上因此而改變，簡(jiǎn)化的流程為先固定器件到電路板上，再用JTAG編程，從而大大加快工程進(jìn)度。JTAG接口可對(duì)DSP芯片內(nèi)部的所有部件進(jìn)行編程。在硬件結(jié)構(gòu)上，JTAG接口包括兩部分：JTAG端口和控制器。與JTAG接口兼容的器件可以是微處理器（MPU）、微控制器（MCU）、PLD、CPL、FPGA、DSP、ASIC或其它符合IEEE1149.1規(guī)范的芯片。IEEE1149.1標(biāo)準(zhǔn)中規(guī)定對(duì)應(yīng)于數(shù)字集成電路芯片的每個(gè)引腳都設(shè)有一個(gè)移位寄存單元，稱為邊界掃描單元BSC。它將JTAG電路與內(nèi)核邏輯電路聯(lián)系起來，同時(shí)隔離內(nèi)核邏輯電路和芯片引腳。由集成電路的所有邊界掃描單元構(gòu)成邊界掃描寄存器BSR。邊界掃描寄存器電路僅在進(jìn)行JTAG測(cè)試時(shí)有效，在集成電路正常工作時(shí)無效，不影響集成電路的功能。JTAG接口是一個(gè)業(yè)界標(biāo)準(zhǔn),主要用于芯片測(cè)試等功能,使用IEEEStd1149.1聯(lián)合邊界掃描

接口引腳，支持JAMSTAPL標(biāo)準(zhǔn)，可以使用Altera下載電纜或主控器來完成。根據(jù)JTAG標(biāo)準(zhǔn)和altera芯片電路實(shí)際情況，如果需要JTAG正確工作需要保證以下3點(diǎn)：1.FPGAJTAG下載關(guān)鍵TMS,TCL,TDO,TDI必須定義正確，確保是芯片JTAG管腳；2.JTAG外圍管腳上拉或下拉電阻必須正確配置，參考芯片手冊(cè)，應(yīng)如下圖配置：3.如果是BGA芯片,要保證BGA芯片正確可靠焊接。圖5.1JTAG下載電路5.2AS下載電路AS下載：分為兩步分進(jìn)行。第一步，QII下載器把下載代碼燒寫到配置芯片中。第二步，芯片上電從配置芯片讀代碼配置芯片。AS下載電路參考ALTERFPGADATASHEET手冊(cè)，常規(guī)串行配置標(biāo)準(zhǔn)電路如下圖：圖5.2AS下載電路心得體會(huì)1、在程序的編寫過程中，我們應(yīng)該首先分析各個(gè)端口的優(yōu)先級(jí)順序，這一點(diǎn)就可以利用if語(yǔ)句首先進(jìn)行判斷。這一點(diǎn)是用VHDL語(yǔ)言進(jìn)行設(shè)計(jì)數(shù)字邏輯電路的共同點(diǎn)，是我們學(xué)習(xí)過程中必須掌握的內(nèi)容。2、而在編寫vhdl源文件的過程中，我加深了對(duì)信號(hào)和變量的延時(shí)區(qū)別的理解和對(duì)process“內(nèi)部串行外部并行”的理解。3、實(shí)驗(yàn)中我進(jìn)一步熟悉了數(shù)字系統(tǒng)VHDL設(shè)計(jì)和仿真的流程，加深了對(duì)QuartusII軟件使用的理解。4、在實(shí)驗(yàn)中，打開QuartusII軟件，建立一個(gè)新的工程時(shí)在寫頂層實(shí)體名時(shí)，實(shí)體名、文件名必須和建立工程時(shí)所設(shè)定的頂層實(shí)體名相同，這樣才不會(huì)出錯(cuò)，這一點(diǎn)是我們使用QuartusII軟件時(shí)經(jīng)常犯的錯(cuò)誤之一。5、實(shí)驗(yàn)中，需要對(duì)每一個(gè)端口指定器件的引腳，在引腳指定過程中需要參照開發(fā)系統(tǒng)所給的I/O端口映射表，通過開發(fā)平臺(tái)上每個(gè)I/O器件附近的I/O編號(hào)，在映射表中找到相應(yīng)的引腳名，填入相應(yīng)的對(duì)話框。這一應(yīng)該特別小心，也是實(shí)驗(yàn)最后成敗的最為關(guān)鍵的一步。6、通過這次實(shí)驗(yàn)，通過VGA顯示實(shí)驗(yàn)，我加深了對(duì)EDA技術(shù)的理解，初步掌握了QuartusII軟件圖形編輯的使用。我接觸了使用VHDL編程的一些基本技術(shù)和方法，初步掌握QuartusII軟件的使用方法以及硬件編程下載的基本技能，對(duì)以后EDA的繼續(xù)學(xué)習(xí)奠定了基礎(chǔ)。

致謝

通過本次設(shè)計(jì)，我知道光靠在課堂上所學(xué)的知識(shí)，我們無法真正的將所學(xué)的各個(gè)科目的知識(shí)融會(huì)貫通,學(xué)以致用,思想也越來越遲緩,沒有創(chuàng)新的思維和活躍的思想。對(duì)我們學(xué)生來說，理論與實(shí)際同樣重要，這是我們以后在工作中證明自己能力的一個(gè)重要標(biāo)準(zhǔn)。通過了這次設(shè)計(jì),我能更好的理解書本知識(shí),相信也能夠更好的運(yùn)用他它。在以后的學(xué)習(xí)和工作中，我們還會(huì)遇到許多類似的設(shè)計(jì)，但有了這次的經(jīng)驗(yàn)，我相信我們都會(huì)盡自己的力做得更好！我們?cè)趯?duì)EDA這門技術(shù)上有了更深刻的認(rèn)識(shí)，也從實(shí)踐的例子中去感受到了EDA設(shè)計(jì)給我們?cè)O(shè)計(jì)帶來的改變與進(jìn)步。我們不僅掌握QuartusII軟件的使用，與此同時(shí)，我們還對(duì)電子設(shè)計(jì)的思路有了更多的認(rèn)識(shí)。通過對(duì)EDA設(shè)計(jì)中的TOP-DOWN設(shè)計(jì)方式的運(yùn)用，體會(huì)到了對(duì)于一個(gè)大型系統(tǒng)的設(shè)計(jì)方案選取應(yīng)從頂向下的設(shè)計(jì)思路，這與傳統(tǒng)的至底向上的設(shè)計(jì)方式有很大改進(jìn)，且設(shè)計(jì)效率得到大大提高。在設(shè)計(jì)中，我深刻感受到了老師對(duì)學(xué)生的那種誨人不倦的精神，老師不斷耐心地指導(dǎo)使我們少走彎路。參考文獻(xiàn)[1]閻石.數(shù)字電子技術(shù)基礎(chǔ)[M].高等教育出版社，2007[2]潘松，黃繼業(yè).EDA技術(shù)實(shí)用教程[M].北京:科學(xué)出版社,2002.[3]康華光.電子技術(shù)基礎(chǔ)第四版[M].北京：高等教育出版社，2001[4]喬廬峰，王志功.VHDL數(shù)字電路設(shè)計(jì)教程[M].電子工業(yè)出版社,2005[5]陳明.軟件工程學(xué)教程.科學(xué)出版社,2002

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[8]江國(guó)強(qiáng).現(xiàn)代數(shù)字邏輯電路.電子工業(yè)出版社,2002附1源程序代碼LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCOLORIS PORT( CLK,MD:INSTD_LOGIC; HS,VS,R,G,B:OUTSTD_LOGIC);ENDCOLOR;ARCHITECTUREbehavOFCOLOR IS SIGNALHS1,VS1,FCLK,CCLK :STD_LOGIC; SIGNALMMD:STD_LOGIC_VECTOR(1DOWNTO0); SIGNALFS:STD_LOGIC_VECTOR(3DOWNTO0); SIGNALCC:STD_LOGIC_VECTOR(4DOWNTO0); SIGNALLL:STD_LOGIC_VECTOR(8DOWNTO0); SIGNALGRBX:STD_LOGIC_VECTOR(3DOWNTO1); SIGNALGRBY:STD_LOGIC_VECTOR(3DOWNTO1); SIGNALGRBP:STD_LOGIC_VECTOR(3DOWNTO1); SIGNALGRB:STD_LOGIC_VECTOR(3DOWNTO1);BEGIN GRB(2)<=(GRBP(2)XORMD)ANDHS1ANDVS1; GRB(3)<=(GRBP(3)XORMD)ANDHS1ANDVS1; GRB(1)<=(GRBP(1)XORMD)ANDHS1ANDVS1; PROCESS(MD)BEGIN IFMD'EVENTANDMD='0'THEN IFMMD="10"THENMMD<="00"; ELSEMMD<=MMD+1;ENDIF;ENDIF; ENDPROCESS; PROCESS(MMD) BEGIN IFMMD="00"THENGRBP<=GRBX; ELSIFMMD="01"THENGRBP<=GRBY; ELSIFMMD="10"THENGRBP<=GRBXXORGRBY; ELSEGRBP<="000";ENDIF; ENDPROCESS; PROCESS(CLK) BEGIN IFCLK'EVENTANDCLK='1'THEN IFFS=10THENFS<="0000"; ELSEFS<=(FS+1);ENDIF;ENDIF; ENDPROCESS; FCLK<=FS(3);CCLK<=CC(4); PROCESS(CCLK) BEGIN IFCCLK'EVENTANDCCLK='0' THEN IFLL=481THENLL<="000000000"; ELSELL<=LL+1;ENDIF; ENDIF; ENDPROCESS;PROCESS(FCLK)BEGIN IFFCLK'EVENTANDFCLK='1'THEN IFCC=26THENCC<="00000"; ELSECC<=CC+1;ENDIF;ENDIF; ENDPROCESS; PROCESS(CC,LL) BEGIN IFLL>479THENVS1<='0';--場(chǎng)同步 ELSEVS1<='1'; ENDIF;IFCC>20 THENHS1<='0';--行同步 ELSEHS1<='1'; ENDIF; ENDPROCESS; PROCESS(CC,LL) BEGIN IFCC<2THENGRBX<="111";--像素點(diǎn) ELSIFCC<6THENGRBX<="110"; ELSIFCC<9THENGRBX<="101"; ELSIFCC<13THENGRBX<="100"; ELSIFCC<16THENGRBX<="011"; ELSIFCC<19THENGRBX<="010"; ELSIFCC<21THENGRBX<="001"; ELSEGRBX<="000"; ENDIF; IFLL<60THENGRBY<="111";--行間隔 ELSIFLL<130THENGRBY<="110"; ELSIFLL<180THENGRBY<="101"; ELSIFLL<240THENGRBY<="100";ELSIFLL<300THENGRBY<="011";ELSIFLL<360THENGRBY<="010";ELSIFLL<420THENGRBY<="001"; ELSEGRBY<="000"; ENDIF; ENDPROCESS; HS<=HS1;VS<=VS1;R<=GRB(2);G<=GRB(3);B<=GRB(1);ENDb