計算機電路基礎(chǔ)（第三版）課件第12章

第12章數(shù)字信息采集與處理廣東技術(shù)師范學(xué)院天河學(xué)院計算機系何超E-mail:hc98wh@第12章數(shù)字信息采集與處理

12.1多路轉(zhuǎn)換單元12.2D/A轉(zhuǎn)換器

12.3采樣保持和模-數(shù)轉(zhuǎn)換單元（A/D）

本章小結(jié)12.4數(shù)據(jù)存儲單元12.5語音芯片及其應(yīng)用

12.6可編程邏輯器件

習(xí)題1212.1多路轉(zhuǎn)換單元

在實時控制和實時數(shù)據(jù)處理系統(tǒng)中，要求同時測量或控制幾路甚至幾十路信息。常使用公共的一個A/D、D/A轉(zhuǎn)換電路，這樣，就要求設(shè)法解決多個回路和A/D、D/A轉(zhuǎn)換器之間的切換問題。通常采用的方法有：多路選擇器（從多個輸入中選擇一個輸出）和多路分配器（從多個輸出中選擇一個來輸入信息）。

12.1.1多路選擇器

多路選擇器又稱數(shù)據(jù)選擇器或多路調(diào)制器或多路開關(guān)，它在選擇控制信號作用下，能從多個輸入中選擇一個信息送至輸出端。

多路選擇器又稱數(shù)據(jù)選擇器或多路調(diào)制器或多路開關(guān)，它在選擇控制信號作用下，能從多個輸入中選擇一個信息送至輸出端。D0D0D0D0Y輸

出開

關(guān)

S輸

入

選

擇

A1A0

多路選擇器按其電路結(jié)構(gòu)，可以分為由門電路陣列和由集成電路構(gòu)成的多路選擇器兩種。按功能可以分為十六選一、八選一（雙八選一）、雙四選一、4×2選一等多路選擇器、按輸出類型又可分為三態(tài)或二態(tài)多路選擇器。

圖12-2(1)與或門構(gòu)成多路選擇器由與或門和非門構(gòu)成的多路選擇器的邏輯圖如圖12-2所示。

1

1

1

1

1

&

&

&

&

≥1

ST

A1

A0

D0

D1

D3

D2

Y

表12-1為該電路的功能表，表中符號“×”表示“0”或“1”電平均可。0D0D0D1D1

D2

D2

D3

D3100000000×××××××01×××××01×××××01×××××01×××××××00110011×00001111YSTD3

D2

D1D0

A0A1

輸出輸入從表12-1和圖12-2可以看出，ST是輸出控制信號，A1A0是輸入信號選擇控制信號。數(shù)據(jù)輸出Y的邏輯表達式為（2）集成電路多路選擇器

集成電路多路選擇器的用途:從多個輸入中選擇一個輸出;數(shù)碼比較電路;函數(shù)發(fā)生器。圖12-3給出了利用74151集成電路多路選擇器構(gòu)成的輸入變量的異或函數(shù)發(fā)生器。D0～D7為輸入數(shù)據(jù)，A2A1A0為輸入數(shù)據(jù)選擇信號，S為輸出控制信號，Y和W為輸出端且互為反相。74151的功能表如表12-2所示，表中符號“×”表示為任意電平。

1D32D23D14D05Y6W7S8GND161514131211109VCCD4D5D6D7A0A1A2+5VABZ圖12-3用74151實現(xiàn)Z=AB+AB接線圖10D0D0D1D1D2D2D3D3D4D4D5D5D6D6D7D7100000000×01010101×00110011×00001111STA0

A1A2YW選通選擇輸出輸入由圖12-3的接線可以看出，為了實現(xiàn)Z=AB+AB+AB+AB=D0+D1+D2+D3=A⊕B，將A2、S、D0、D3～D7等輸入端置0，將D1、D2輸入端置1，將輸入A、B分別接至輸入選擇端A1、A0。參照表12-2可以得出：A=0、B=0時，Z=Y=D0=0；A=0、B=1時，Z=Y=D1=1；A=1、B=0時，Z=Y=D2=1；A=1、B=1時，Z=Y=D3=0。這樣，輸出Z與輸入A、B滿足異或邏輯關(guān)系。10D0D0D1D1D2D2D3D3D4D4D5D5D6D6D7D7100000000×01010101×00110011×00001111STA0

A1A2YW選通選擇輸出輸入由表12-2可知，當(dāng)選通輸入端S為1時，輸入選擇信號A2A1A0不起作用，使Y=0和W=1。當(dāng)S=0時，根據(jù)A2A1A0排列組合，輸出端Y只輸出由A2A1A0選中的某個輸入數(shù)據(jù)，而此時W＝Y(jié)。這是多路選擇器的最常見用法。10D0D0D1D1D2D2D3D3D4D4D5D5D6D6D7D7100000000×01010101×00110011×00001111STA0

A1A2YW選通選擇輸出輸入12.1.2多路分配器

多路分配器，也稱數(shù)據(jù)分配器或多路解調(diào)器。其功能是：在數(shù)據(jù)傳輸過程中，由選擇控制信號給出“地址”，將一個輸入信息送至多個輸出端中的一個。多路分配器的功能和多路選擇器恰好相反，其示意圖如圖12-4所示。從圖12-4可以看出，有一個輸入端D，四個輸出端Y3、Y2、Y1、Y0。當(dāng)輸出選擇信號A1A0=00時，D接至輸出Y0；A1A0=01時，D接至輸出Y1；A1A0=10時，D接至輸出Y2；A1A0=11時，D接至輸出Y3。同樣，分配器按其電路結(jié)構(gòu)可以分為由門電路陣列構(gòu)成，或由集成電路構(gòu)成的分配器。

輸入DSY0Y1Y2Y3輸出圖12-4多路分配器示意圖輸出選擇A1A0按功能可以分為四-十六、四-十、BCD-十進制、三-八、雙二-四分配器等。按輸出類型又可分為OC門或非OC門分配器。用作一位0數(shù)據(jù)輸入用作選通，輸入0G2B用作選通，輸入0用作選通，輸入0G2A用作選通，輸入1用作選通，輸入1G1用作輸出選擇用作譯碼輸入ABC用作數(shù)據(jù)輸出用作譯碼輸出Y0～Y71－8路數(shù)據(jù)分配器3－8譯碼器信號

74LS373兩種應(yīng)用的比較Ａ0Ａ1A2S1Ｙ0Ｙ1Ｙ2Ｙ3Ｙ4Ｙ5Ｙ6Ｙ7S2S3ABCG1G2AG2B圖12-3用74151實現(xiàn)

Z=AB+AB接線圖Ａ0Ａ1A2S1Ｙ0Ｙ1Ｙ2Ｙ3Ｙ4Ｙ5Ｙ6Ｙ7S2S3（1）1-8路數(shù)據(jù)分配器。74LS138除用作三-八線譯碼器外，還可以作為1-8路多路分配器。二種應(yīng)用的比較，如表12-3所示。當(dāng)74LS138作為1-8路數(shù)據(jù)分配器時，由允許輸入端G2B（S3）輸入數(shù)據(jù)D=1時，所有輸出端Y0～Y7全部為高電平1，與輸出選擇信號C、B、A（A0、A1、A2）無關(guān)。只有當(dāng)輸入數(shù)據(jù)D=0時，就由輸出選擇信號C、B、A

來確定八個輸出端中的某一個輸出端，將D=0的信息輸出，實現(xiàn)1-8路數(shù)據(jù)分配器的功能。請注意，這種接法只能將輸入為0的數(shù)據(jù)，分配到8路輸出中的一路。若將輸入為1的數(shù)據(jù)，分配到8路輸出中的一路，應(yīng)用G1（S1）作選通信號。（2）多路信號分時傳送。在數(shù)據(jù)分配中，是把一個數(shù)據(jù)有選擇地傳送到多路輸出中的某一路去。此外，我們還可以將多路選擇器與數(shù)據(jù)分配器結(jié)合起來，實現(xiàn)多路信號的分時傳送。多路信號分時傳送的示意圖如圖12-5所示。

由圖12-5可以看出，由一條公用的信號線，通過開關(guān)S1和S2將八個輸入端和八個輸出端連起來。開關(guān)S1和S2同時動作，開關(guān)S1選擇八個輸入信號中的一個，將選中的一路輸入信號送到通過開關(guān)S2選中的一個輸出端輸出。所謂分時指在不同時間傳送不同的電路數(shù)據(jù)。由圖，74151作為多路選擇器，74LS138作為多路分配器，將二塊集成電路的輸入選擇端連在一起，由外接控制信號來同時選擇輸入信號和輸出通道。

工作原理如下：當(dāng)CBA=100時，多路選擇器選中輸入D4（W4），輸出Y=W4；同時，多路分配器選中輸出端Y4輸出信號。Y4=？若W4

=0，看G2B=？G2B=0，才有Y4=0輸出。否則，不能輸出；此時，電路只能傳0。

若W4

=1，看G1=？（Y改接G1），G1=1，才有Y4=1輸出；否則，不能輸出；此時，電路只能傳1。12.2D/A轉(zhuǎn)換器

12.2.1轉(zhuǎn)換器的基本原理12.2.2D/A轉(zhuǎn)換器的分類、特點、用途12.2.3D/A轉(zhuǎn)換器的應(yīng)用12.2.1轉(zhuǎn)換器的基本原理

1．D/A轉(zhuǎn)換器（DAC）的轉(zhuǎn)換特性

就是指其輸出模擬量與輸入數(shù)字量之間的轉(zhuǎn)換關(guān)系。

理想的DAC轉(zhuǎn)換特性應(yīng)是輸出模擬量與輸入數(shù)字量成正比。(就是指“二進制數(shù)”化為“十進制數(shù)”)

2．分辨率

DAC電路所能分辨的最小電壓（此時輸入的數(shù)字代碼只有最低有效位為1，其余各位是0）與最大輸出電壓（此時輸入數(shù)字代碼所有各位是1）之比稱為分辨率，它是DAC的重要參數(shù)之一。例如n位D/A轉(zhuǎn)換器的分辨率為

ULSE/UMAX=1/(2n-1)

其中，ULSE為最小輸出電壓，UMAX為最大輸出電壓；n為輸入數(shù)字量的位數(shù)。

由上式可知，分辨率的大小僅決定于輸入二進制數(shù)字量的位數(shù)，因此通常由DAC的位數(shù)n來表示分辨率。當(dāng)輸出模擬電壓的最大值一定時，DAC輸入二進制數(shù)字量的位數(shù)n越多，ULSE越小，即分辨率能力越高。

3.輸出建立時間從輸入數(shù)字信號到輸出模擬電壓（或電流）到達穩(wěn)態(tài)值所需要的時間，稱為輸出建立時間。目前單片DAC建立時間最短為1.5μs。在不含參考電壓源和運放的單片DAC中，可短至0.1μs以下。

12.2.2D/A轉(zhuǎn)換器的分類、特點、用途

2RI/2I/2R2RI/4I/4R2RI/8I/8R2RI/16I/162RVREFAIi01i02D0D1D2D3RF=RUo

圖12-7

倒T型電阻網(wǎng)絡(luò)的轉(zhuǎn)換原理圖SoS1S2S3IF倒T型電阻網(wǎng)絡(luò)模擬開關(guān)運算放大器所有開關(guān)Si下端均接地，組成一個特殊的網(wǎng)絡(luò)，即每個節(jié)點處以右的等效電阻均為2R。由上分析可知，從基準器電壓UREF輸出的總電流是固定的即：I=UREF/R。電流I每經(jīng)一個節(jié)點，等分為兩路輸出，流過每一支路2R的電流依次為I/2、I/4、I/8和I/16。當(dāng)輸入數(shù)碼Di為高電平時，則該支路2R中的電流流入運算放大器的反相輸入端，當(dāng)Di為低電平時，則該支路2R中的電流到地。因此輸出電流io1和各支路電流的關(guān)系為

由于iF=iO1

所以當(dāng)輸入為n位數(shù)字信號時

倒T型電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器的特點是：模擬開關(guān)Si不管處于何處，流過各支路2R電阻中的電流總是近似恒定值；另外該D/A轉(zhuǎn)換器只采用了R、2R兩種阻值的電阻，故在集成芯片中，應(yīng)用最為廣泛，是目前D/A轉(zhuǎn)換器中轉(zhuǎn)換速度最快的一種。此電路中的電子開關(guān)采用CMOS管構(gòu)成，也有采用雙極型（BJT）管的。國產(chǎn)的5G7520是一種集成D/A轉(zhuǎn)換器，它采用n=10的倒T型電阻網(wǎng)絡(luò)和CMOS開關(guān)。其原理圖類似圖12-7。圖12-8是5G7520中的CMOS模擬開關(guān)之一，其中P1、P2和N3組成電平轉(zhuǎn)移電路，使輸入信號能與TTL電平兼容。P3、N4和P4組成的反相器是模擬開關(guān)N1和N2的驅(qū)動電路，N1、N2構(gòu)成單刀雙擲開關(guān)。當(dāng)輸入端di為高電平時，P3、N4組成的反相器輸出高電平，P4、N5組成的反相器輸出低電平，結(jié)果使N1截止，N2導(dǎo)通將電流引向運放虛地。反之，當(dāng)輸入端di為低電平時N1導(dǎo)通，N2截止，將電流引向地端。P2圖12-85G7520的CMOS模擬開關(guān)電路VDD2RdiP1P3N3P4N2N4N5N1Iout1

Iout2●●++-+---12.2.3D/A轉(zhuǎn)換器的應(yīng)用

圖12-9是一個DAC0808D/A轉(zhuǎn)換器八位數(shù)字輸入、256級模擬輸出的測試電路，電路主要由時鐘振蕩器、2個四位計數(shù)器7493、DAC0808和運算放大器7411、示波器組成。時鐘振蕩器產(chǎn)生一個10kHz的時鐘計數(shù)脈沖，示波器觀察DAC0808的模擬電壓輸出，計數(shù)器從00000000計數(shù)到11111111，從而將模擬電壓由0～10V間分成256級，其中每一級的時間寬度為時鐘頻率的倒數(shù)（1/10kHz=0.1ms），每一級的模擬電壓最小變化量（即分辨率）為10V/256。

12.3采樣保持和模-數(shù)轉(zhuǎn)換單元（A/D）

12.3.1采樣保持單元12.3.2模－數(shù)轉(zhuǎn)換單元（A/D）12.3.3A/D轉(zhuǎn)換器的基本原理12.3.4A/D轉(zhuǎn)換器及其應(yīng)用12.3.1采樣保持單元

在控制信號作用下，每隔一定時間抽取模擬量的一個樣值，這樣，可使時間上連續(xù)變化的模擬量變?yōu)橐粋€時間上斷續(xù)變化的模擬量，這個過程稱為采樣?？刂菩盘栍址Q為采樣脈沖。采樣脈沖的頻率fs與輸入信號ui的最高頻率分量的頻率fmax必須滿足：fs≥2fmax。由于每次采樣得到的采樣電壓轉(zhuǎn)換為相應(yīng)的數(shù)字量都需要一定的時間，所以每次采樣結(jié)果必須保持到下一個采樣脈沖到來的時候，這個過程稱為保持。在實際系統(tǒng)中用到A/D轉(zhuǎn)換器時，若A/D轉(zhuǎn)換器的轉(zhuǎn)換速度比模擬信號高許多倍，則模擬信號可以直接加到A/D轉(zhuǎn)換器；但是，若模擬信號變化比A/D轉(zhuǎn)換器的轉(zhuǎn)換速度快，為了保證轉(zhuǎn)換精度，就要在A/D轉(zhuǎn)換之前加上采樣保持電路，使得A/D轉(zhuǎn)換期間保持輸入模擬信號不變。圖12-10給出了采樣保持電路的原理圖和波形圖。

（a）電路圖；（b）等效電路圖；（c）波形圖

采樣保持電路由輸入緩沖放大器A1，輸出緩沖放大器A2，保持電容CH和控制開關(guān)S組成，兩個放大器的增益均為1。當(dāng)采樣保持電路的開關(guān)S閉合時，輸入放大器（A1）的輸出端給電容快速充電，進行采樣。然后進入保持工作方式：此時開關(guān)S斷開，由于運算放大器的輸入阻抗很高，所以電容放電而流入A2的電流幾乎為0，這樣，電容保持充電時的最終電壓值，從而保持電路輸出端的電壓值維持不變。這就是采樣保持電路的采樣功能和保持功能。

12.3.2模-數(shù)轉(zhuǎn)換單元（A/D）

用計算機處理模擬量時，是先對模擬電流或電壓進行采樣，得到與此電流或電壓相對應(yīng)的離散的模擬信號脈沖序列，然后用模-數(shù)轉(zhuǎn)換單元將離散脈沖的電壓幅度變?yōu)殡x散的二進制數(shù)字序列，這樣就完成了模擬量到數(shù)字量的轉(zhuǎn)換。把模擬信號轉(zhuǎn)換成數(shù)字信號稱為A/D轉(zhuǎn)換。實現(xiàn)A/D轉(zhuǎn)換的電路稱為模數(shù)轉(zhuǎn)換器（ADC），有時又稱為編碼器。12.3.3A/D轉(zhuǎn)換器的基本原理

A/D轉(zhuǎn)換器（ADC）是一種將輸入的模擬量轉(zhuǎn)換為數(shù)字量的轉(zhuǎn)換器。A/D轉(zhuǎn)換器主要由采樣保持電路和數(shù)字化編碼電路組成。采樣過程；保持過程；在保持過程中，采樣模擬電壓經(jīng)過A/D的數(shù)字化編碼電路轉(zhuǎn)換成一組n位的二進制數(shù)輸出。將輸入的模擬電壓轉(zhuǎn)換成階梯信號，每一個階梯電壓值都有一個相應(yīng)的n位的二進制數(shù)輸出。A/D轉(zhuǎn)換器轉(zhuǎn)換的精度取決于開關(guān)S重復(fù)接通、斷開的次數(shù)（即采樣脈沖的頻率）和編碼電路輸出的二進制數(shù)的位數(shù)。采樣脈沖頻率越高，采樣輸出的階梯狀模擬電壓ui’（t）的輪廓線越接近輸入模擬電壓ui（t）的波形。數(shù)字化編碼的二進制數(shù)的位數(shù)越多，采樣輸出的相鄰的階梯狀模擬電壓的數(shù)字化編碼的誤差越小。

A/D轉(zhuǎn)換器的主要技術(shù)指標如下：

（1）分辨率（又稱轉(zhuǎn)換精度）。是以數(shù)字化編碼電路輸出的二進制代碼的位數(shù)表示分辨率的大小。位數(shù)越多，輸出的二進制代碼最低位變化時所代表的模擬量的變化量就越小，精度越高，說明數(shù)字量化誤差越小，轉(zhuǎn)換精度越高。如一個ADC的輸入模擬電壓的變化范圍為0～5V，輸出八位二進制數(shù)可以分辨的最小模擬電壓為5V×2－8=20mV。

（2）轉(zhuǎn)換頻率（又稱轉(zhuǎn)換速率）。對一個輸入模擬量，從采樣開始，到最后輸出轉(zhuǎn)換成的二進制數(shù)所需的時間，也即開關(guān)S的頻率。轉(zhuǎn)換頻率越高，表示完成一次A/D轉(zhuǎn)換時間越少。

顯然在實現(xiàn)A/D轉(zhuǎn)換過程中，分辨率越高，ADC電路越復(fù)雜，ADC的轉(zhuǎn)換頻率越低，這是由ADC內(nèi)部電路所決定的。

12.3.4A/D轉(zhuǎn)換器及其應(yīng)用

1．A/D轉(zhuǎn)換器的分類

2．A/D轉(zhuǎn)換器的工作原理

3．A/D轉(zhuǎn)換器的主要技術(shù)參數(shù)

4.常用A/D轉(zhuǎn)換器0809ADC簡介

5.A/D轉(zhuǎn)換器的應(yīng)用1．A/D轉(zhuǎn)換器的分類

A/D轉(zhuǎn)換器按結(jié)構(gòu)來說主要有兩種類型：一種是由D/A轉(zhuǎn)換器、計數(shù)器及比較器組成，如追蹤式A/D轉(zhuǎn)換器和逐次逼近型A/D轉(zhuǎn)換器；另一種式由比較器、積分器及其他邏輯電路所組成，如雙積分式A/D轉(zhuǎn)換器及并A/D轉(zhuǎn)換器、串并行A/D轉(zhuǎn)換器等等。按轉(zhuǎn)換的方式來分，有下列幾種：并聯(lián)比較型直接型A/D轉(zhuǎn)換器計數(shù)型反饋比較型逐次漸近型電壓時間變換（V-T）型間接型電壓頻率變換（V-F）型下面分別介紹幾種A/D轉(zhuǎn)換器的工作原理。（1）計數(shù)型A/D轉(zhuǎn)換器。計數(shù)器式A/D轉(zhuǎn)換器是由可逆計數(shù)器、D/A轉(zhuǎn)換器及比較器組成，其原理框圖如圖12-11所示。

當(dāng)Ui>Uo時，Uo的初始值=1，計數(shù)器從1開始加法計數(shù)，反之作減法計數(shù)。當(dāng)Uo=Ui時計數(shù)停。因此，計數(shù)器輸出的數(shù)就是與輸入模擬量Ui所對應(yīng)的數(shù)字量。電路結(jié)構(gòu)簡單、價格低廉。但每輸入一個脈沖計數(shù)器才加1（或減1），因此要逼近Ui，速度慢。集成電路不采用。但其原理是其他A/D轉(zhuǎn)換器的基礎(chǔ)。

2．A/D轉(zhuǎn)換器的工作原理

CP++-D/A可逆計數(shù)器&&1CP-待轉(zhuǎn)換的模擬量電壓uouiuCUREF數(shù)字量輸出計數(shù)脈沖圖12-11計數(shù)器式A/D轉(zhuǎn)換器+S1（2）雙積分式A/D轉(zhuǎn)換器?；驹硎窃谝?guī)定的時段內(nèi)對被轉(zhuǎn)換的模擬電壓Ui進行積分，然后用同一個積分器對基準電壓UREF進行反積分，當(dāng)積分器輸出的電壓到零時停止反積分，則反積分所經(jīng)歷的時間與待轉(zhuǎn)換電壓的平均值成正比。如果在這段時間里用一計數(shù)器對一已知頻率的時鐘進行計數(shù)，則計數(shù)器值將成正比于被轉(zhuǎn)換電壓，從而實現(xiàn)模數(shù)轉(zhuǎn)換。

+us圖12-12雙積分式A/D轉(zhuǎn)換器電路框圖uo+Uref控制邏輯計數(shù)器uB+--+時鐘CP積分器比較器+S2CQ1···Qn-2Qn-1RT1T2t1t2000qcucuBttt圖12-13雙積分式A/D轉(zhuǎn)換器工作波形該轉(zhuǎn)換器的工作波形如圖12-13所示，圖中以電容C的電量qc表示積分器的積分情況，從0～t1對ui積分，t1到t2對uREF積分。對電容器C來說，前者是充電，后者是放電，并且充、放電電量相等，即有：uo設(shè)Ui為ui在0~t1間的平均值-uREF為常數(shù)，故上式為：式中，T1用計數(shù)器中的數(shù)表示，即T1=2n；T2用對應(yīng)的數(shù)值表示為λ，則

如果取UREF=2nV，則λ=Ui，即計數(shù)器所積的數(shù)值上等于被轉(zhuǎn)換電壓。圖12-13中的兩條虛線表示ui減小時的工作情況。由于必須滿足T2<T1，則要求ui<|UREF|。這種轉(zhuǎn)換器，由于采用平均值，所以消除了干擾和噪聲，因而精度高；但速度較慢，它主要用于儀器測量中。常見的數(shù)字電壓表所用的就是這種裝置。（3）逐次逼近式A/D轉(zhuǎn)換器。置數(shù)控制邏輯受比較器的輸出控制，先從高位對N位寄存器試探置數(shù)，即先使最高位Dn-1=1，經(jīng)D/A轉(zhuǎn)換器后，得到Uc與模擬輸入Ux進行比較。若Ux>Uc，則留此位；若Ux<Uc，則該位清零。再使Dn-2=1，與上次結(jié)果一起進入D/A轉(zhuǎn)換器，結(jié)果與Ux比較，重復(fù)，直至Do位與Ux比較。這樣經(jīng)過N次比較后，N位寄存器的狀態(tài)就是轉(zhuǎn)換后的數(shù)字量。對于N位寄存器只作N次試探就可得出結(jié)果，其速度與Ux無關(guān)，只決定于寄存器的位數(shù)和時鐘周期。對N位寄存器，其轉(zhuǎn)換時間為Ntcp，tcp為時鐘周期，所以，這種A/D轉(zhuǎn)換器的轉(zhuǎn)換速度快。目前廣泛應(yīng)用的0804、0808、0809ADC均屬于這種A/D轉(zhuǎn)換器。+D/AN位寄存器模擬輸入UXUREF數(shù)字量輸

出置數(shù)控制邏輯-uc比較器啟動時鐘圖12-14

逐漸逼近式A/D轉(zhuǎn)換器電路框圖

（4）并行A/D轉(zhuǎn)換器。為了進一步提高轉(zhuǎn)換速度，人們研制出一種并行比較方法，即各位同時進行比較。它幾乎能瞬間完成轉(zhuǎn)換，是所有A/D轉(zhuǎn)換電路中速度最快的一種，一般只有0.1μs（而一般八位逐次逼近A/D的轉(zhuǎn)換時間也為100μs）。它的缺點是需要的元器件較多。一種三位的并行A/D轉(zhuǎn)換電路如圖12-15所示。用8個電阻構(gòu)成的分壓器對參考電壓UREF進行量化，把它分為7個基本量化單位，作為7個電壓比較器的基準電壓。顯然，凡輸入模擬電壓Ux大于其基準電壓時，比較器輸出為“1”，其他的則輸出為“0”。這樣，當(dāng)送來一拍時鐘，就將此比較器的輸出鎖存到由D觸發(fā)器構(gòu)成的寄存器里，并經(jīng)編碼電路編碼后輸出相應(yīng)的三位數(shù)字量，編碼電路按表12-4設(shè)計。由表12-4可以看出，要減少量化誤差，就需要減少基本量化單位。圖12-15

三位并行A/D轉(zhuǎn)換電路D2D1D0比較器RCDQRCDQRCDQRCDQRCDQR/2UREFRCDQR/2CDQUXC7Co7-+I7I6I5I4I3I2I1編碼電路13UX/1411UX/149UX/147UX/145UX/143UX/14UX/14C6Co6-+C5Co5-+C4Co4-+C3Co3-+C2Co2-+C1Co1-+啟動轉(zhuǎn)換3．A/D轉(zhuǎn)換器的主要技術(shù)參數(shù)

（1）絕對精度（或絕對誤差）。它是指某一數(shù)字量對應(yīng)的模擬量理論值與實際輸入模擬量值之差。例如，數(shù)字量為111。模擬量理論值為UREF，而實際值（13/14）UREF~（14/14）UREF。取中間值[（13/14）UREF+（14/14）UREF]÷2=（27/28）UREF作為實際值，故其絕對誤差為UREF-（27/28）UREF=（1/28）UREF。（2）轉(zhuǎn)換時間和轉(zhuǎn)換速率。轉(zhuǎn)換時間是指完成一次A/D轉(zhuǎn)換所需的轉(zhuǎn)換時間，而轉(zhuǎn)換速率則是轉(zhuǎn)換時間的倒數(shù)。例如，轉(zhuǎn)換時間是100ns，轉(zhuǎn)移速率為10MHz。其他參數(shù)與D/A轉(zhuǎn)換器類似。4.常用A/D轉(zhuǎn)換器0809ADC簡介0809ADC單片CMOSA/D轉(zhuǎn)換器的引腳排列如圖12-16所示。它是按逐次逼近原理構(gòu)成的，內(nèi)部包括梯形電阻網(wǎng)絡(luò)、開關(guān)網(wǎng)絡(luò)、逐次逼近寄存器、八通道多路模擬開關(guān)（由地址鎖存器和譯碼器控制）、比較器、控制邏輯和輸出緩沖鎖存器（三態(tài)）。IN0~IN7：8個模擬量輸入端。START=1時，A/D開始轉(zhuǎn)換EOC=1轉(zhuǎn)換結(jié)束OUTPUTENABLE=1高有效，從A/D轉(zhuǎn)換器鎖存器中讀取數(shù)字量。CLOCK：實時時鐘，通過外接RC電路改變時鐘頻率。ALE：地址鎖存允許高電平有效允許C、B、A所示的通道被選中該通道的模擬量接入A/D轉(zhuǎn)換器D7~D0數(shù)字量輸出端UREF(+)、UREF(-)：參考電壓端。提供D/A轉(zhuǎn)換器權(quán)電阻的標準電平。在單極輸入時，UREF(+)=+5V，UREF(-)=0V。當(dāng)模擬量為雙極性時，UREF(+)UREF(-)分別接+、-極性的參考電壓。5.A/D轉(zhuǎn)換器的應(yīng)用

圖示為0809ADC的應(yīng)用接線圖。先將OUTPUTENABLE接+5V，表示A/D轉(zhuǎn)換器被選中；ALE接+5V，表示允許模擬量輸入；參考電平UREF(+)接+5V。1N8UREF+)STARTOUTPUTALECLOCKADDAADDBADDCUREF-)GND8431762555●●●1kΩх80.01mF2mF1kΩ500kΩ+5V圖12-17

0809應(yīng)用接線圖1N01N11N21N31N41N51N61N7D0D1D2D3D4D5D6D7U

REF(-)接地，表示模擬量為單極性輸入，模擬量只有一路IN，所以通道ADDA、ADDB、ADDC全部接地，表示0號通道。時鐘信號用一個555多諧振蕩器產(chǎn)生；轉(zhuǎn)換結(jié)束信號EOC不用，可以懸空，芯片Ucc接+5V，GND接地；啟動信號START高有效，接+5V。八位數(shù)字量輸出分別連接8個發(fā)光二極管，以顯示A/D轉(zhuǎn)換結(jié)果。1N8UREF+)STARTOUTPUTALECLOCKADDAADDBADDCUREF-)GND8431762555●●●1kΩх80.01mF2mF1kΩ500kΩ+5V圖12-17

0809應(yīng)用接線圖1N01N11N21N31N41N51N61N7D0D1D2D3D4D5D6D7輸入模擬電壓的變化范圍為0V~5V，輸出八位數(shù)字的每一位變化，相當(dāng)于輸入電壓最大值的1/2=1/256，即5×1/256=19.5mV?；蛘哒f，小于19.5mV的模擬量輸入，輸出的數(shù)字都是0。

12.4數(shù)據(jù)存儲單元——存儲器

通常把一些數(shù)字系統(tǒng)中運算/處理的數(shù)據(jù)（包括中間結(jié)果）和代碼（如稱序、指令等）存儲在數(shù)據(jù)存儲單元中。如寄存器、鎖存器、存儲器以及硬盤、軟磁盤和磁帶等外存儲器。存儲器是用來存放二進制信息的大規(guī)模數(shù)字集成電路，具有集成度高，體積小，功耗低，存取速度快，容量大，價格便宜，便于擴充，應(yīng)用范圍廣泛等特點，因此它已成為現(xiàn)代電子計算機及各種數(shù)字系統(tǒng)中的重要組成部分。存儲器通常按照內(nèi)部信息的存取方式，可以分為隨機存儲器（RAM）和只讀存儲器（ROM）兩大類；按照使用的材料可分為雙極性半導(dǎo)體（BJT）存儲器和MOS存儲器；按RAM的刷新方式可分為靜態(tài)存儲器SRAM和動態(tài)存儲器DRAM；按ROM數(shù)據(jù)輸入方式可分為掩膜ROM，可編程ROM－PROM和EPROM以及E2PROM等。12.4.1隨機存儲器（RAM）2.4.2隨機存儲器RAM容量的擴展12.4.3只讀存儲器

CE=1關(guān)=0開12.4.1隨機存儲器（RAM）

隨機存儲器RAM可以在任意時刻，對任意選中的存儲單元進行二進制信息的存入（寫入）或取出（讀出）的信息操作，故稱為隨機存?。ㄗx寫）存儲器。已存入的內(nèi)容不變，除非重寫入，但掉電不受保護。

行譯碼器讀寫控制電路

存貯矩陣X行Y列I/O電路

列譯碼電路

三態(tài)緩沖器

低位地址輸入高位地址輸入

DiADoI/O電路負責(zé)寫入和讀出數(shù)據(jù)的工作讀寫控制電路（R/W）控制行、列譯碼器和I/O電路的工作。WR/1寫0讀實際使用時，為擴充容量，把多片存儲器并聯(lián)，各片的相應(yīng)功能端并聯(lián);片選端用于片選，常與高位碼譯碼輸出端相連。圖12-19是一個簡單的讀/寫控制電路，當(dāng)片選信號＝1時，門D1、D2輸出均為零，三態(tài)門D3、D4、D5處于高阻態(tài)。I/O端與存儲器單元隔開。當(dāng)片選信號＝0時，該芯片被選通，然后根據(jù)R/W電平?jīng)Q定：若R/W＝0，門D1輸出高電平，控制三態(tài)門D3、D4打開，加到I/O端的數(shù)據(jù)以互補的形式出現(xiàn)在內(nèi)部數(shù)據(jù)線D、D上，完成寫操作；門D2輸出低電平，三態(tài)門D5處于高阻態(tài)，不工作。若R/W＝1，門D1輸出低電平0，三態(tài)門D3、D4處于高阻態(tài)，不工作。而門D2輸出高電平，三態(tài)門D5導(dǎo)通。于是被訪問的存儲單元所存信息通過D5出現(xiàn)在I/O數(shù)據(jù)線上執(zhí)行讀操作。I/OD1

D2CE

R/W

D

D

D3

D4D5輸入/輸出緩沖器采用三態(tài)結(jié)構(gòu)，用于傳送信息，以實現(xiàn)雙向傳送。

OE為輸出允許端，當(dāng)CE和OE均無效時（同時為“1”），緩沖器呈高阻輸出態(tài)，該片與系統(tǒng)數(shù)據(jù)總線完全隔離。D1和D0是數(shù)據(jù)輸入端和輸出端。I/OD1

D2CE

R/W

D

D

D3

D4D5VDD

V6

V2

V4

V3V1V5V7V8

Q

Q

BD

D

YiXi位線（列線）字線（行線）

靜態(tài)六管MOS存儲電路的工作原理。V1，V2為控制管，V3，V4為負載管。V1和V3、V2和V4分別構(gòu)成兩個反相器，這兩個反相器首尾交叉相接，構(gòu)成一個基本RS觸發(fā)器，作為存儲信號的單元。電路具有兩種穩(wěn)定狀態(tài)：Q＝1（Q

＝0）和Q＝0（Q

＝1）。圖中還畫出了該單元所在列的控制門V7和V8，它控制該列所有單元的位線與D、的通斷。隨機存儲器分成靜態(tài)RAM和動態(tài)RAM兩種：靜態(tài)RAM存儲單元由靜態(tài)MOS電路或雙極型（TTL,

ECL）電路組成，MOS型RAM存儲容量大，功耗低，而雙極型RAM存取速度快。若要對本單元寫入數(shù)據(jù)，例如D＝1（＝0），必須使本單元的行線和列線都為“1”，即Xi＝Y(jié)i＝1時V5、V6、V7、V8都導(dǎo)通，數(shù)據(jù)D＝1（＝0），就被送入到Q和Q，使Q＝1（Q＝0）結(jié)果V3和V2導(dǎo)通，V1和V4截止，并保持Q＝1，Q

＝0的穩(wěn)定狀態(tài)，信息“1”寫入。VDD

V6

V2

V4

V3V1V5V7V8

QQ

BD

D

YiXi位線（列線）字線（行線）

讀出時，也要使Xi＝Y(jié)i＝1，選中此單元，原寫入的Q＝1（Q

＝0）分別經(jīng)V5、V6、V7、V8輸出到D，D端。讀出后，此單元內(nèi)的數(shù)據(jù)不丟失。當(dāng)D＝0（D

＝1）時，“寫入”的過程可仿上討論；若已有Q＝0（Q

＝1）也可仿上討論讀出的過程。靜態(tài)RAM的一個實例是Intel2114，雙列直插18腳，存儲容量為1K×4位。電源電壓為＋5V，存儲時間為450ns，功耗為690mW，每個芯片上有1024個存儲單元（210），故有10根地址線：A0～A9，可存儲4位數(shù)據(jù)。這樣，芯片上共有4096個存儲單元，排成64×64矩陣。其結(jié)構(gòu)圖和邏輯符號如圖12-21所示。動態(tài)RAM存儲單元。是利用MOS柵極電容電路存儲效應(yīng)來存儲信息，考慮電容器上的電荷將不可避免地因漏電等因素而損失，為保護原存儲信息不變，不間斷地對存儲信息的電容定時地進行充電（也稱刷新）。動態(tài)RAM只有在讀寫操作時才消耗功率，因此功耗極低，非常適宜制成超大規(guī)模集成電路。21145674321171615A0A1A2A3A4A5A6A7A8A98

14

131211R/W9109R=1,輸出三態(tài)門通，讀。

W=0，輸出三態(tài)門通，寫。圖12-21

Intel2114電路結(jié)構(gòu)圖、邏輯符號圖和外部引腳圖（a）電路結(jié)構(gòu)圖；（b）邏輯符號圖；（c）外部引腳圖

A6A5A4A3A0A1A2CSGND(c)VDDA7A8A9I/O1I/O2I/O3I/O4R/W5

867431421131712161115

1092114VDDGND(b)I/O4I/O3I/O2I/O1A0A1A2A3A4A5A6A7A8A9R/WCS行

地

址譯碼

器A3A4A5A6A7A8X064

×

64存儲矩陣X15列輸入/輸出電路列地址譯碼器A0

A1

A2

A9&&I/O1I/O2I/O3I/O4I/O4I/O3I/O2I/O1R/W輸入端輸出端(a)CS圖示為三管MOS動態(tài)RAM存儲電路。工作原理：首先預(yù)充電，在V4柵極上加預(yù)充脈沖時V4導(dǎo)通。給輸出線寄生電容CD充電，其兩端電壓為VDD。

“讀操作”，讀選擇線為“1”，“讀數(shù)據(jù)”啟動，V3導(dǎo)通，此時，如果V2的柵極分布電容存有電荷，則V2柵極為高電平“1”，V2導(dǎo)通，則CD通過V3，V2放電。其兩端電壓降為零。經(jīng)反相后，數(shù)據(jù)輸出線讀出Cg存儲的信息“1”。如果Cg上原有存儲信息為“0”（即未充電），V2截止。CD上有電壓VDD，讀數(shù)據(jù)線電平為“1”，反相后，輸出為“0”，讀出Cg上存儲的信息“0”。寫操作，寫數(shù)據(jù)線上電平為“1”，且寫選擇線電平也為“1”，V1導(dǎo)通并給Cg充電，在V2的柵極上寫入數(shù)據(jù)“1”。若寫選擇電平為“1”，寫數(shù)據(jù)線數(shù)據(jù)為0，在Cg未充電，記入數(shù)據(jù)“0”。顯然，寫數(shù)據(jù)線電平受刷新控制，只有當(dāng)刷新控制允許時，才能給Cg充電刷新。

1

VDD

CDV1

V2

V3

讀選擇線

寫選擇線

輸出寄生電容寫數(shù)據(jù)線

讀數(shù)據(jù)線

4

VCg

12.4.2隨機存儲器RAM容量的擴展在字數(shù)與位數(shù)不夠時，需要將幾個存儲器芯片組合到一起，接成一個容量更大的RAM。（1）位擴展方式——位并聯(lián)。連接方法是將各片的地址輸入端，讀/寫線（R/W），片選端分別并聯(lián)，各片的數(shù)據(jù)線獨立，成為各個位線?！纠?2-1】試用兩片2114接成一個1024×8位的RAM?！窘狻堪次徊⒙?lián)方法作如圖12-23連接（2114的片選端記作CS）。I/O1

I/O2

I/O3

I/O42114(1)A0

A1

A9

R/WCSI/O1

I/O1

I/O1

I/O12114(2)A0

A1

A9

R/WCSI/O1

I/O2

I/O3

I/O4I/O5

I/O6

I/O7

I/O8CEA0A1A9R/W圖12-242K×8RAM字擴展為8K×8RAM

（2）字擴展方式。連接方法是：讓低地位地址作為各片RAM的公共地址，而高位地址經(jīng)過外加譯碼器，控制各片RAM輪流被選中工作。也可不用譯碼器，用高位地址輸入代碼的不用狀態(tài)分別去控制各片的CS。使高位代碼的每一種取值下僅有一片被選中，這僅適用于小倍數(shù)擴展的情況?！纠?2-2】試用四片2KB×8

RAM芯片構(gòu)成8KB×8存儲器。【解】連接如圖12-24，圖中D0…D7(亦可寫成I/O1…I/O8)為信號輸入輸出端口。I/O1.............I/O8A0R/WD0.............D72K×8A0

A1

A10

R/WCSD0.............D72K×8A0

A1

A10

R/WCSD0.............D72K×8A0

A1

A10

R/WCSD0.............D72K×8A0

A1

A10

R/WCSY0

Y1

Y2

Y32-4

譯碼器A11A1012.4.3只讀存儲器

只讀存儲器ROM不能輕易地寫入（或更改原有）信息，因而可斷電保持，只能進行讀出操作。只讀存儲器ROM按寫入數(shù)據(jù)的方法可以分成以下幾類：（1）內(nèi)容固定的只讀存儲器（ROM）。生產(chǎn)廠家利用掩膜技術(shù)，根據(jù)用戶所提供的存儲內(nèi)容或要求使之制作在存儲矩陣或門陣列上，其內(nèi)容是固定的，無法再更改，其優(yōu)點是集成度高和可靠性高成本低，適于大批量生產(chǎn)，缺點是適用范圍不廣，多用于在計算機中存放固定程序，如監(jiān)控程序，系統(tǒng)程序，匯編程序，表格，常數(shù)等。（2）可一次編程的只讀存儲器（PROM）?？梢淮尉幊痰闹蛔x存儲器，出廠時它的存儲內(nèi)容應(yīng)該全為“1”（熔絲式）或全為“0”（短路式）。用戶可根據(jù)自己的需要采用專門技術(shù)或設(shè)備對其進行一次性永遠不可恢復(fù)的寫入，一旦寫入完成，其內(nèi)容也就固定了，只能讀出。（3）可編程只讀存儲器（EPROM）。EPROM可以根據(jù)要求寫入信息，進而長期使用，也可將其內(nèi)容全部擦去重新寫入新的內(nèi)容，實現(xiàn)多次編程。通常利用紫外線照射的方法需10~20min，將EPROM的內(nèi)容全部擦去。用專用的設(shè)備將數(shù)據(jù)再次寫入。還有用電擦除方法的，稱為EEPROM。只需數(shù)十毫秒以上。

圖12-25表示的是一個有四個存儲單元的ROM結(jié)構(gòu)示意圖。四個四位存儲單元，只需二位二進制數(shù)就可代表，所以只需一個二～四地址譯碼器即可，A1A0＝00，選中W0存儲單元，輸出信息為D0；A1A0＝01，選中W1存儲單元，輸出信息為D1；A1A0＝10，選中W2存儲單元，輸出信息為D2；A1A0＝11，選中W3存儲單元，輸出信息為D3。

輸出緩沖器的作用是：一方面可以提高存儲器帶負能力，第二方面是實現(xiàn)對輸出狀態(tài)的三態(tài)控制。當(dāng)＝1時，輸出端是高阻態(tài)。存儲矩陣實際上是一個編譯器，它由一組“或門”組成。當(dāng)W0、W1、W2、W3任何一根線上給出高電平信號時，都將在D3、D2、D1、D0四根輸出線上給出一組四位二進制代碼。通常將每一組代碼叫一個“字”（word），W0、W1、W2、W3叫字線，而D3、D2、D1、D0叫做“位線”，位數(shù)據(jù)線。每條字線或位線交叉處，都是一個存儲單元，所以存儲矩陣實際上是16個存儲單元。在集成電路中，每個存儲單元為“1”處，均在字線與位線之間接出一個導(dǎo)通的二極管或MOS管，存儲單元為“0”處什么元件也沒有。通常記存儲矩陣容量為“字數(shù)×位數(shù)”，圖12-25中存儲矩陣的容量為4×4。

12.5語音芯片及其應(yīng)用

12.5.1語音芯片的分類、特點、用途12.5.2語音芯片的應(yīng)用12.5.1語音芯片的分類、特點、用途

語音芯片是語音合成芯片的簡稱，是數(shù)字技術(shù)發(fā)展的結(jié)晶。人們只要利用大規(guī)模集成電路再配置少部分外圍電路和分立元件，就可構(gòu)成語音系統(tǒng)。語音芯片合成系統(tǒng)由微處理器、高級語音合成器、只讀存儲器（ROM）、隨機存取存儲器（RAM）及輸入輸出電路等組成。語音芯片的分類通常有兩種，一種是按語音合成（錄制/放聲）的方式分類，如數(shù)字脈沖編碼調(diào)制方式（PCM方式），線性預(yù)測編碼方式（PAPCOR，LSP）規(guī)則合成方式。另一種是按語音芯片使用的存儲器來劃分：分為SRAM型（包括EPROM、ROM等）及DRAM型兩類。另外有些語音芯片本身帶有微處理器，即CPU加語音合成芯片結(jié)構(gòu)。語音芯片的應(yīng)用范圍很廣，小到玩具等日常用品，大到銀行、通信領(lǐng)域，如語音電子表、學(xué)習(xí)機、英語博士、語音詞典及檢測與控制領(lǐng)域的溫度壓力等物理測量的語音發(fā)聲部件，公共汽車的語音報站，電話自動查號系統(tǒng)等等。

12.5.2語音芯片的應(yīng)用

下面介紹語音芯片TSP5220C在數(shù)字鐘語音報時中的應(yīng)用，其邏輯圖如圖12-26所示。

圖12-26

TSP5220語音芯片集成電路邏輯圖

TSP5220為28腳雙列直插式DIP集成器件，其引腳按用途分為四大類。1.電源與時鐘電路接口類引腳4為VDD，－5V電源輸入端；引腳5為VSS，＋5V電源輸入端；引腳11為VREF，接地端；引腳6為OSC振蕩器輸入端。2.CPU接口類引腳1、12、13、14、19、22、24、26為D0～D7數(shù)據(jù)總線（雙向）（注：D0為最高有效位，D7為最低有效位）。3.與專用存儲器接口類引腳2、21、23、25為ADD1、ADD2、ADD4、ADD8/DATA供給專用存儲器的四根地址輸出端。ADD8既是四根地線的高位，又是串行數(shù)據(jù)輸入時的輸入端，雙功能分時復(fù)用。引腳15，16為M0，M1，讀操作時的專用的存儲器的命令位0，1輸出端。當(dāng)M0＝1時，讀專用存儲器中的數(shù)據(jù)給TSP5220。當(dāng)M1＝1時，將ADD1、ADD2、ADD4、ADD8上的四位數(shù)據(jù)寫入到專用存儲器的地址輸出端寄存器中，專用寄存器接受一次四位數(shù)據(jù)后，則左移四位，以接收下面的數(shù)據(jù)，形成規(guī)定位數(shù)的尋址地址。4.其他功能接口類引腳20為TEST，用作內(nèi)部測試的輸入端；引腳10為PROMOUT，用作內(nèi)部測試的輸出端；引腳7為T11同步信號輸出端；引腳9為I/O串行數(shù)據(jù)輸出端；引腳8為SPEAKER，音頻信號輸出端（電流在0～1.5mA）；引腳28為，讀選通信號輸入端，用于CPU讀取TSP5220內(nèi)部數(shù)據(jù)；引腳27為，寫選通信號輸入端，用于CPU寫命令和數(shù)據(jù)；引腳17為中斷請求信號輸出端；引腳18為READY準備就緒輸出端；引腳3為ROMCLK，供給專用存儲器的時鐘輸出端。

圖12-27

TSP5220語音報時電路

圖12-27為TSP5220語音報時電路，其中EPROM作為報時系統(tǒng)的語音庫，包括：0～9、拾、點、分、秒、整等三十多個單字或詞的語音數(shù)據(jù)。TSP5220屬于“慢速”芯片，有比較嚴格的時序要求,一般采用8031單片幾軟件的方法模擬出，信號，即P3.2，P3.5，P3.4，分別與，，READY相連。P1.0～P1.7端分別與D7～D0端相連（注意D7為最低位）。由于TSP5220器件要求輸入邏輯高電平“1”的電平大于4.4V，而且器件內(nèi)的正偏流電阻又是不匹配的，因此在器件的輸入端各接一個10kΩ的偏流電阻。語音芯片的品種和種類很多而且各具特點，如T6668是一種內(nèi)部功能很強的高級語音芯片，特別適合于錄音/聲音再生功能的語音處理系統(tǒng)。

12.6可編程邏輯器件

12.6.1可編程邏輯器件的特點12.6.2PLD邏輯電路圖的畫法12.6.3PLD器件的基本結(jié)構(gòu)12.6.4高密度可編程邏輯器件12.6.5PLD的編程傳統(tǒng)邏輯器件的功能是固定的，所以也稱為定制器件。采用定制器件設(shè)計邏輯電路系統(tǒng)有很多缺點：一是當(dāng)用很多簡單的定制邏輯器件構(gòu)成邏輯電路板時，集成度很低；二是由于定制器件的功能是固定的，所以在改進和調(diào)試新的系統(tǒng)的過程中必須修改印制板，從而使研制周期很長；第三，電路系統(tǒng)的可靠性和可維護性很差。針對定制器件的局限性，人們研制了一種可編程邏輯器件PLD?？删幊踢壿嬈骷≒rogrammableLogicDevices，PLD）是20世紀70年代發(fā)展起來的一種新型邏輯器件。實際上，它主要是一種“與－或”兩級結(jié)構(gòu)邏輯器件，用戶可以自行設(shè)計其邏輯功能。最早制成的PLD器件是可編程只讀存儲器(PROM)，其后不斷推出的新產(chǎn)品有：可編程邏輯陣列(ProgrammableLogicArray，PLA)、可編程陣列邏輯（ProgrammableArrayLogic，PAL）、通用陣列邏輯（GenericArrayLogic，GAL）、可編程門陣列（ProgrammableGateArray，PGA）等。

12.6.1可編程邏輯器件的特點

在系統(tǒng)設(shè)計中采用PLD器件具有以下優(yōu)點。1．功能集成度高PLD器件比中小規(guī)模集成芯片具有更高的功能集成度，這使它成為降低成本和減少體積的理想設(shè)計工具。一般來說，一片PLD器件可替代4~20個中小規(guī)模集成芯片。2．加快系統(tǒng)設(shè)計PLD器件由用戶來定義各種功能，因而能最有效地利用芯片和減少芯片數(shù)量，大大簡化布線過程。3．設(shè)計靈活系統(tǒng)設(shè)計通常是一個反反復(fù)復(fù)的過程，它從問題定義開始，然后經(jīng)過計算、仿真、修改、測試和求精等一系列步驟，并且這一過程一般來說并非一次就能完成。由于PLD器件的可編程性及可擦除性，為設(shè)計帶來了許多靈活性。4．可靠性高芯片、印刷板數(shù)量的減少，系統(tǒng)的體積減小，芯片內(nèi)部連線變短，干擾源減少，布線簡單。5．費用降低所用器件少，系統(tǒng)規(guī)模小，器件的測試及裝配工作量大大減少，避免了修改邏輯帶來的重新設(shè)計和生產(chǎn)等一系列問題，所以有效地降低了系統(tǒng)的成本。

12.6.2PLD邏輯電路圖的畫法

對PLD器件來說，傳統(tǒng)的畫法極不方便，本節(jié)介紹一種PLD器件的邏輯表示法。

圖12-28表示PLD的典型輸入緩沖器，它的兩個輸出是其輸入的原碼和反碼

圖12-29給出“與”門的兩種表示方法：傳統(tǒng)表示法和PLD表示法。傳統(tǒng)表示法中的“與”門的三個輸入A、B、C，在PLD表示中稱為三個輸入項；而多輸入“與”門的輸出D稱為“積項”圖12-30

PLD的三種連接方式

圖12-30給出PLD的三種連接方式：實點連接表示硬件連接，硬件連接是不可編程的，亦即固定連接；“

”連接表示可編程互連。交叉點處的“

”表示這個連接是未經(jīng)改動的；交叉點處無“

”和實點，表示無任何連接，稱斷開連接。

圖12-31列出“與”門的三種省缺情況。輸出D的“與”門連至全部入項，所以D的等式是：

結(jié)果表明：一個給定輸入緩沖的原碼和反碼輸出都連至一個積項上，將使該積項總為“0”。

輸出E表示各個