電工電子技術(shù)及應(yīng)用 課件 第10、11章 組合邏輯電路及其應(yīng)用、觸發(fā)器及時(shí)序邏輯電路

10.1組合邏輯電路的概述10.2組合邏輯電路的分析10.3常用組合邏輯功能器件10.4組合邏輯電路的設(shè)計(jì)10.1組合邏輯電路的概述數(shù)字電路按邏輯功能劃分可分成兩大類：一類是組合邏輯電路，另一類是時(shí)序邏輯電路。在任一時(shí)刻，輸出信號只決定于該時(shí)刻各輸入信號的組合，而與該時(shí)刻以前的電路狀態(tài)無關(guān)的電路稱為組合邏輯電路。從組合邏輯電路邏輯功能的特點(diǎn)不難看出，由于其輸出與電路的歷史狀態(tài)無關(guān)，則電路中就不會(huì)包含存儲(chǔ)單元，而且輸入與輸出之間沒有反饋連線。這是組合邏輯電路在結(jié)構(gòu)上的共同點(diǎn)。圖１０．１．１所示為組合邏輯電路方框圖。圖中Ｘ１、Ｘ２、…、Ｘｎ表示輸入邏輯變量，Ｙ１、Ｙ１、…、Ｙｍ表示輸出邏輯變量。它可用如下的邏輯函數(shù)來描述：

從輸出量來看，若組合邏輯電路只有一個(gè)輸出量，則稱為單輸出組合邏輯電路；若組合邏輯電路有多個(gè)輸出量，則稱為多輸出組合邏輯電路。任何組合邏輯電路，不管是簡單的還是復(fù)雜的，其電路結(jié)構(gòu)均滿足如下特點(diǎn)：由各種類型邏輯門電路組成，電路的輸入和輸出之間沒有反饋，電路中不含存儲(chǔ)單元。１０．２組合邏輯電路的分析１．分析方法

邏輯電路的分析，就是根據(jù)已知的邏輯電路圖來分析電路的邏輯功能。其分析步驟如下：（１）寫出輸出變量對應(yīng)于輸入變量的邏輯函數(shù)表達(dá)式。

由輸入級向后遞推，寫出每個(gè)門輸出對應(yīng)于輸入的邏輯關(guān)系，最后得出輸出信號對應(yīng)于輸入信號的邏輯關(guān)系式，并進(jìn)行相應(yīng)的化簡。（２）根據(jù)輸出邏輯函數(shù)表達(dá)式列出邏輯真值表。

將輸入變量的狀態(tài)以自然二進(jìn)制數(shù)順序的各種取值組合代入輸出邏輯函數(shù)式，求出相應(yīng)的輸出狀態(tài)，并填入表中，即得真值表。（３）根據(jù)真值表或輸出函數(shù)表達(dá)式，確定邏輯功能。１０．３常用組合邏輯功能器件１０．３．１編碼器

為了區(qū)分一系列不同的事物，將其中的每個(gè)事物用一個(gè)二值代碼表示，這就是編碼的含義。在二值邏輯電路中，信號都是以高、低電平的形式給出的。因此，編碼器的邏輯功能就是把輸入的每一個(gè)高、低電平信號編成一個(gè)對應(yīng)的二進(jìn)制代碼。圖１０．３．１所示為８線—３線優(yōu)先編碼器ＣＴ７４１４８的邏輯圖及邏輯示意圖。圖中為輸入端，為選通輸入端，又稱使能端。為輸出端。為選通輸出端，為擴(kuò)展輸出端。它的真值表如表１０．３．１所示。ＣＴ７４１４８的邏輯功能說明如下：（１）輸入為低電平０有效，高電平１無效。其中優(yōu)先權(quán)最高，次之，其余依次類推，級別最低。也就是說，當(dāng)＝０時(shí)，其余輸入信號無論是０還是１都不起作用，電路只對進(jìn)行編碼，輸出為反碼，其原碼為１１１。又如，當(dāng)＝１、＝０時(shí)，則電路只對進(jìn)行編碼，輸出原碼為１１０。其余類推。（２）選通輸入端的作用。當(dāng)＝１時(shí)，門Ｇ１輸出０，所有輸出與或非門都被封鎖，輸出編碼器不工作。當(dāng)＝０時(shí)，Ｇ１輸出１，解除封鎖，允許編碼器編碼，輸出由輸入決定。

（３）選通輸出端的作用。當(dāng)輸入都為高電平１，且時(shí)，=0，允許下級編碼器編碼；當(dāng)=1時(shí)，禁止下級編碼器工作。因此，用于擴(kuò)展編碼規(guī)模。（４）擴(kuò)展輸出端的作用。當(dāng)=0時(shí)，表示本級編碼器在編碼，輸出可由輸入決定；當(dāng)Ｘ＝１時(shí)，則表示本級編碼器不再編碼，輸出１０．３．２譯碼器譯碼是編碼的逆過程。譯碼器是將輸入的二進(jìn)制代碼翻譯成控制信號。譯碼器輸入為二進(jìn)制代碼，輸出是一組與輸入代碼相對應(yīng)的高低電平信號。１．二進(jìn)制譯碼器將輸入二進(jìn)制代碼譯成相應(yīng)輸出信號的電路，稱為二進(jìn)制譯碼器。圖１０．３．２所示為譯碼器ＣＴ７４１３８的邏輯圖及邏輯示意圖。由于它有３個(gè)輸入端、８個(gè)輸出端，因此，又稱３線—８線譯碼器。圖中Ａ２、Ａ１、Ａ０為二進(jìn)制代碼輸入端；為輸出端，低電平有效；為使能端，且由以上分析可得３線—８線譯碼器ＣＴ７４１３８的功能表，如表１０．３．２所示３線—８線譯碼器ＣＴ７１３８有如下邏輯功能：（１）當(dāng)所有輸出與非門被封鎖，譯碼器不工作，輸出都為高電平１。（２）當(dāng)所有輸出與非門解除封鎖，譯碼器工作，輸出低電平有效。這時(shí)，譯碼器輸出由輸入二進(jìn)制代碼決定，根據(jù)圖１０．３．２（ａ）可寫出ＣＴ７４１３８的輸出邏輯函數(shù)式為由輸出邏輯函數(shù)式可看出，二進(jìn)制譯碼器的輸出將輸入二進(jìn)制代碼的各種狀態(tài)都譯出來了。因此，二進(jìn)制譯碼器又稱為全譯碼器。由于輸出低電平有效，因此，它的輸出提供了輸入變量全部最小項(xiàng)的反。２．二—十進(jìn)制譯碼器將輸入ＢＣＤ碼的１０個(gè)代碼譯成１０個(gè)高、低電平輸出信號，稱為二—十進(jìn)制譯碼器。由于它有４個(gè)輸入端、１０個(gè)輸出端，所以，又稱為４線—１０線譯碼器。圖１０．３．３所示為４線—１０線譯碼器ＣＴ７４４２的邏輯示意圖。圖中Ａ３、Ａ２、Ａ１、Ａ０為輸入端，為輸出端，低電平有效，其邏輯表達(dá)式為３．顯示譯碼器數(shù)字系統(tǒng)中使用的是二進(jìn)制數(shù)，但在數(shù)字測量儀表和各種顯示系統(tǒng)中，為了便于表示測量和運(yùn)算的結(jié)果以及對系統(tǒng)的運(yùn)行狀況進(jìn)行檢測，常需要將數(shù)字量用人們習(xí)慣的十進(jìn)制字符直觀地顯示出來。因此，數(shù)字顯示電路是許多數(shù)字電路不可或缺的部分。數(shù)字顯示電路通常由譯碼器、驅(qū)動(dòng)器和數(shù)碼顯示器組成。常用的顯示器件有半導(dǎo)體數(shù)碼管、液晶數(shù)碼管和熒光數(shù)碼管等。下面只介紹半導(dǎo)體數(shù)碼管。１）半導(dǎo)體數(shù)碼管半導(dǎo)體數(shù)碼管（或稱ＬＥＤ數(shù)碼管）的基本單元是ＰＮ結(jié)，多個(gè)ＰＮ結(jié)可以按分段式封裝成半導(dǎo)體數(shù)碼管，其字形結(jié)構(gòu)如圖１０．３．４（ｂ）所示。發(fā)光二極管的工作電壓為１．５～３Ｖ，工作電流為幾毫安到十幾毫安，壽命很長。半導(dǎo)體數(shù)碼管將十進(jìn)制數(shù)碼分成七段，每段為一個(gè)發(fā)光二極管，小數(shù)點(diǎn)用另一個(gè)發(fā)光二極管顯示，其結(jié)構(gòu)如圖１０．３．４（ａ）所示，選擇不同字段發(fā)光，可顯示出不同的字形。例如，當(dāng)ａ，ｂ，ｃ，ｄ、ｅ，ｆ，ｇ七段全亮?xí)r，顯示出８；ｂ、ｃ段亮?xí)r，顯示出１。半導(dǎo)體數(shù)碼管中七個(gè)發(fā)光二極管有共陰極和共陽極兩種接法。前者某一段接高電平時(shí)發(fā)光，后者某一段接低電平時(shí)發(fā)光。使用時(shí)每個(gè)管要串聯(lián)限流電阻。２）七段顯示譯碼器七段顯示譯碼器的功能是把二—十進(jìn)制代碼譯成對應(yīng)于數(shù)碼管的七字段信號，驅(qū)動(dòng)數(shù)碼管，顯示出相應(yīng)的十進(jìn)制數(shù)碼。圖１０．３．５所示為七段顯示譯碼器７４ＬＳ２４７的外引線排列圖。圖10.3.6所示為七段顯示譯碼器和數(shù)碼管的連接圖。圖中為熄滅輸入端，當(dāng)端輸為０時(shí)，七個(gè)輸出均為１，數(shù)碼管熄滅，而在正常工作時(shí)，及其他兩個(gè)控制端接高電平。改變電阻器Ｒ的大小可以調(diào)節(jié)數(shù)碼管的工作電流和顯示亮度。４．用譯碼器設(shè)計(jì)組合邏輯電路

譯碼器的基本應(yīng)用是作為地址譯碼器。此外，由于譯碼器的每個(gè)輸出端對應(yīng)著地址輸入變量的一個(gè)最小項(xiàng)，而任何邏輯函數(shù)都可以表示為最小項(xiàng)之和的形式，故這類譯碼器可以構(gòu)成多輸出的邏輯函數(shù)發(fā)生器。１０．３．３數(shù)據(jù)選擇器

數(shù)據(jù)選擇是指經(jīng)過選擇，把多個(gè)通道的數(shù)據(jù)傳送到唯一的公共數(shù)據(jù)通道上去。實(shí)現(xiàn)數(shù)據(jù)選擇功能的電路稱為數(shù)據(jù)選擇器。它有ｎ位地址輸入、２ｎ位數(shù)據(jù)輸入和１位數(shù)據(jù)輸出端。每次在地址輸入的控制下，從多路輸入數(shù)據(jù)中選擇一路輸出，其功能類似于一個(gè)單刀多擲開關(guān)。數(shù)據(jù)選擇器的功能是將多路數(shù)據(jù)輸入信號在地址輸入的控制下選擇某一路數(shù)據(jù)到輸出端的電路。數(shù)據(jù)選擇器框圖及等效開關(guān)如圖１０．３．８所示。圖１０．３．９所示為四選一數(shù)據(jù)選擇器的邏輯圖，它有４個(gè)數(shù)據(jù)通道Ｄ０、Ｄ１、Ｄ２、Ｄ３，有兩個(gè)地址控制信號Ａ１、Ａ０，Ｙ為數(shù)據(jù)輸出端，為使能端，又稱選通端，輸入低電平有效。表１０．３．３所示為由邏輯圖得出的四選一數(shù)據(jù)選擇器的功能表。數(shù)據(jù)選擇器的邏輯函數(shù)式：具有兩位地址輸入Ａ１、Ａ０

的四選一數(shù)據(jù)選擇器在時(shí)，輸出與輸入間的邏輯關(guān)系可以寫成若將Ａ１、Ａ０作為兩個(gè)輸入變量，同時(shí)令Ｄ０～Ｄ３為第三個(gè)輸入變量的適當(dāng)狀態(tài)（包括原變量、反變量、０和１），就可以在數(shù)據(jù)選擇器的輸出端產(chǎn)生任何形式的三變量組合邏輯函數(shù)。１０．４組合邏輯電路的設(shè)計(jì)１．設(shè)計(jì)方法根據(jù)實(shí)際邏輯問題，求出所要求的邏輯功能的最簡單邏輯電路稱為組合邏輯電路的設(shè)計(jì)。它是組合邏輯電路分析的逆過程，其設(shè)計(jì)步驟如下：（１）邏輯抽象：根據(jù)實(shí)際邏輯問題的因果關(guān)系確定輸入、輸出變量，并定義邏輯變量的含義。邏輯要求的文字描述一般很難做到全面而確切，往往需要對題意反復(fù)分析，進(jìn)行邏輯抽象，這是一個(gè)很重要的過程，是建立邏輯問題真值表的基礎(chǔ)。（２）根據(jù)邏輯描述列出真值表。列真值表時(shí)，不會(huì)出現(xiàn)或不允許出現(xiàn)的輸入信號狀態(tài)組合和輸入變量取值組合可以不列出，如果列出，則可在相應(yīng)輸出處記上“×”號，以示區(qū)別，化簡時(shí)可作為約束項(xiàng)處理。（３）由真值表寫出邏輯表達(dá)式并化簡?？梢杂么鷶?shù)法或卡諾圖法將所得的函數(shù)化為最簡與或表達(dá)式，對于一個(gè)邏輯電路，在設(shè)計(jì)時(shí)盡可能使用最少數(shù)量的邏輯門，邏輯門變量數(shù)也應(yīng)盡可能少，還應(yīng)根據(jù)題意變換成適當(dāng)形式的表達(dá)式。（４）根據(jù)邏輯表達(dá)式畫出邏輯電路圖。11.1雙穩(wěn)態(tài)觸發(fā)器11.2時(shí)序邏輯電路11.1雙穩(wěn)態(tài)觸發(fā)器雙穩(wěn)態(tài)觸發(fā)器是組成時(shí)序邏輯電路的基本單元電路，其輸出端有兩種可能的穩(wěn)定狀態(tài)：０態(tài)或１態(tài)。按邏輯功能可分為ＲＳ觸發(fā)器、ＪＫ觸發(fā)器、Ｄ觸發(fā)器和Ｔ觸發(fā)器等。１１．１．１基本ＲＳ觸發(fā)器將兩個(gè)與非門的輸出端、輸入端相互交叉連接，就構(gòu)成了基本ＲＳ觸發(fā)器，如圖１１．１．１（ａ）所示，圖１１．１．１（ｂ）所示為它的邏輯符號正常工作時(shí)，Ｑ和的邏輯狀態(tài)相反。通常用Ｑ端的狀態(tài)來表示觸發(fā)器的狀態(tài)。當(dāng)＝0時(shí)，稱觸發(fā)器為０態(tài)或復(fù)位狀態(tài)，當(dāng)Ｑ＝１時(shí)，稱觸發(fā)器為１態(tài)或置位狀態(tài)。下面分四種情況來討論觸發(fā)器的邏輯功能。（１）設(shè)觸發(fā)器原狀態(tài)為０態(tài)，即根據(jù)觸發(fā)器的邏輯圖，Ｑ＝０送到門Ｇ２的輸入端，從而保證了；而送到門Ｇ１的輸入端，與共同作用，又保證了Ｑ＝０。因此觸發(fā)器仍保持了原來的０態(tài)。設(shè)觸發(fā)器原狀態(tài)為１態(tài)，即送到門Ｇ１的輸入端，從而保證了Ｑ＝１；而Ｑ＝１送到門Ｇ２的輸入端，與共同作用，又保證了因此觸發(fā)器仍保持了原來的１態(tài)。可見，無論原狀態(tài)為０還是為１，當(dāng)均為高電平時(shí)，觸發(fā)器具有保持原狀態(tài)的功能，也說明觸發(fā)器具有記憶０或１的功能。正因如此，觸發(fā)器可以用來存放一位二進(jìn)制數(shù)。（２）當(dāng)ＲＤ＝０時(shí)，無論原來Ｑ的狀態(tài)如何，都有所以觸發(fā)器置為０態(tài)。因而端稱為置０端或復(fù)位端。觸發(fā)器置０后，無論變?yōu)椋被蛉詾椋?，只要保持高電平觸發(fā)器保持０態(tài)。（３）無論的狀態(tài)如何，都有Ｑ＝１，所以，觸發(fā)器被置為１態(tài)。一旦觸發(fā)器被置為１態(tài)之后，只要保持不變，即使Ｄ由０跳變?yōu)椋?，觸發(fā)器仍保持１態(tài)。端稱為置１端或置位端。（４）無論觸發(fā)器原來狀態(tài)如何，只要同時(shí)為０，都有不符合Ｑ和，為相反的邏輯狀態(tài)的要求。一旦Ｄ由低電平同時(shí)跳變?yōu)楦唠娖剑捎陂T的傳輸延遲時(shí)間不同，使得觸發(fā)器的狀態(tài)不確定。據(jù)此得到基本ＲＳ觸發(fā)器的邏輯狀態(tài)表，如表１１．１．１所示。在圖１１．１．１（ｂ）所示的邏輯符號中，輸入端靠近方框處畫有小圓圈，其含義是負(fù)脈沖置位或復(fù)位，即低電平有效。也有采用正脈沖來置位或復(fù)位的基本ＲＳ觸發(fā)器，其邏輯符號中輸入端靠近方框處沒有小圓圈?；荆遥佑|發(fā)器，雖然具有記憶和置０、置１功能，可以用來表示或存儲(chǔ)一位二進(jìn)制數(shù)碼，但由于基本ＲＳ觸發(fā)器的輸出狀態(tài)受輸入狀態(tài)的直接控制，使其應(yīng)用范圍受到限制。因?yàn)橐粋€(gè)數(shù)字系統(tǒng)中往往有多個(gè)觸發(fā)器，有時(shí)要求用統(tǒng)一的信號來指揮各觸發(fā)器同時(shí)動(dòng)作，這個(gè)指揮信號叫“時(shí)鐘脈沖”。有時(shí)鐘脈沖控制的觸發(fā)器叫可控觸發(fā)器。１１．１．２時(shí)鐘控制的ＲＳ觸發(fā)器時(shí)鐘控制的ＲＳ觸發(fā)器及其邏輯符號如圖１１．１．２所示。后面兩個(gè)與非門Ｇ１、Ｇ２構(gòu)成基本ＲＳ觸發(fā)器；前面的兩個(gè)與非門Ｇ３、Ｇ４組成控制電路，通常稱為控制門，以控制觸發(fā)器翻轉(zhuǎn)的時(shí)刻。Ｃ為時(shí)鐘脈沖ＣＰ輸入端，為直接復(fù)位端或直接置０端，為直接置位端或置１端，它們不受時(shí)鐘脈沖ＣＰ的控制，端線處的小圓圈表明低電平有效，因此不用時(shí)應(yīng)使其為１態(tài)。由圖可見，當(dāng)ＣＰ端處于低電平，即ＣＰ＝０時(shí)，將Ｇ３、Ｇ４封鎖。這時(shí)不論Ｒ和Ｓ端輸入何種信號，Ｇ３、Ｇ４輸出均為１，基本ＲＳ觸發(fā)器的狀態(tài)不變。當(dāng)ＣＰ端處于高電平，即ＣＰ＝１時(shí)，Ｇ３、Ｇ４打開，輸入信號通過Ｇ３、Ｇ４的輸出去觸發(fā)基本ＲＳ觸發(fā)器。下面分析ＣＰ＝１時(shí)觸發(fā)器的工作情況：Ｒ＝０，Ｓ＝１，Ｇ３輸出低電平０，從而使Ｇ１輸出高電平1，即Ｑ＝1；Ｒ＝1，Ｓ＝0，這時(shí)將使觸發(fā)器置０；當(dāng)Ｒ＝Ｓ＝０時(shí)，Ｇ３、Ｇ４的輸出全都為1，觸發(fā)器的狀態(tài)不變。但當(dāng)Ｒ＝Ｓ＝１，Ｇ３、Ｇ４的輸出均為０，違背了基本ＲＳ觸發(fā)器的輸入條件，應(yīng)禁止。因此，對時(shí)鐘控制的ＲＳ觸發(fā)器來說，Ｒ端和Ｓ端不允許同時(shí)為１。一般用Ｑｎ表示時(shí)鐘脈沖到來之前觸發(fā)器的輸出狀態(tài)，稱為初態(tài)，Ｑｎ＋１表示時(shí)鐘脈沖到來之后觸發(fā)器的輸出狀態(tài)，稱為次態(tài)。根據(jù)上述分析可列出時(shí)鐘控制的ＲＳ觸發(fā)器邏輯狀態(tài)表，如表１１．１．２所示。時(shí)鐘控制的ＲＳ觸發(fā)器在ＣＰ＝０期間，無論Ｒ和Ｓ如何變化，觸發(fā)器輸出端狀態(tài)都不變。而在ＣＰ＝１期間，若Ｒ或Ｓ發(fā)生多次變化則會(huì)引起觸發(fā)器狀態(tài)的多次變化。而邊沿觸發(fā)器的狀態(tài)變化只發(fā)生在時(shí)鐘脈沖的上升沿或下降沿時(shí)刻。１１．１．３ＪＫ觸發(fā)器ＪＫ觸發(fā)器是一種功能比較完善，應(yīng)用極為廣泛的觸發(fā)器。不同的內(nèi)部電路結(jié)構(gòu)具有不同的觸發(fā)特性，可以用邏輯符號加以區(qū)分。圖１１．１．３所示為ＣＰ下降沿觸發(fā)的ＪＫ觸發(fā)器的邏輯符號。它有一個(gè)直接置位端一個(gè)直接復(fù)位端兩個(gè)輸入端Ｊ和Ｋ，Ｃ端為時(shí)鐘脈沖輸入端，靠邊框的小圓圈代表下降沿觸發(fā)，即ＣＰ＝１時(shí)，觸發(fā)器輸出狀態(tài)不變，ＣＰ由１跳變?yōu)椋皶r(shí)，觸發(fā)器輸出狀態(tài)依據(jù)Ｊ和Ｋ端的狀態(tài)而定。若Ｃ端處無小圓圈，則表明在ＣＰ的上升沿觸發(fā)。表１１．１．３所示為ＪＫ觸發(fā)器的邏輯狀態(tài)表。

由邏輯狀態(tài)表可知，ＪＫ觸發(fā)器的邏輯功能為（１）當(dāng)Ｊ＝０，Ｋ＝０時(shí)，時(shí)鐘脈沖觸發(fā)后，觸發(fā)器的狀態(tài)不變，即如果現(xiàn)態(tài)為１，時(shí)鐘脈沖觸發(fā)后，觸發(fā)器狀態(tài)仍為１態(tài)。若現(xiàn)態(tài)為０，時(shí)鐘脈沖觸發(fā)后，觸發(fā)器狀態(tài)仍保持０態(tài)。也即Ｊ和Ｋ都為０時(shí)，觸發(fā)器具有保持原狀態(tài)的功能。（２）當(dāng)Ｊ＝０，Ｋ＝１時(shí)，無論觸發(fā)器原來是何種狀態(tài)，時(shí)鐘脈沖觸發(fā)后，輸出均為０態(tài)；當(dāng)Ｊ＝１，Ｋ＝０時(shí)，時(shí)鐘脈沖觸發(fā)后，輸出均為１態(tài)。即Ｊ、Ｋ相異時(shí)，時(shí)鐘脈沖觸發(fā)后，輸出端同Ｊ端狀態(tài)。（３）當(dāng)Ｊ＝１，Ｋ＝１時(shí)，時(shí)鐘脈沖觸發(fā)后，觸發(fā)器狀態(tài)翻轉(zhuǎn)，即若原來為１態(tài)，時(shí)鐘脈沖觸發(fā)后，觸發(fā)器狀態(tài)變?yōu)椋?；若原來為０態(tài)，時(shí)鐘脈沖觸發(fā)后，觸發(fā)器狀態(tài)變?yōu)椋睉B(tài)。也即來一個(gè)觸發(fā)脈沖，觸發(fā)器狀態(tài)翻轉(zhuǎn)一次，說明它具有計(jì)數(shù)功能。此時(shí)，觸發(fā)器從邏輯功能上可稱為Ｔ′觸發(fā)器，Ｔ′觸發(fā)器在每來一個(gè)脈沖時(shí)，翻轉(zhuǎn)一次。Ｊ＝Ｋ時(shí)的觸發(fā)器從邏輯功能上可稱為Ｔ觸發(fā)器。當(dāng)Ｔ＝０時(shí)，每來一個(gè)脈沖時(shí)，觸發(fā)器保持原來狀態(tài)；當(dāng)Ｔ＝１時(shí)，每來一個(gè)脈沖時(shí)，觸發(fā)器翻轉(zhuǎn)一次。為了擴(kuò)大ＪＫ觸發(fā)器的使用范圍，常常做成多輸入結(jié)構(gòu)，各同名輸入端為與邏輯關(guān)系。１１．１．４Ｄ觸發(fā)器Ｄ觸發(fā)器也是一種應(yīng)用廣泛的觸發(fā)器。圖１１．１．４所示為Ｄ觸發(fā)器的邏輯符號。Ｄ為輸入端，為直接置位端，為直接復(fù)位端，在ＣＰ的上升沿觸發(fā)（若Ｃ端有小圓圈，則表示下降沿觸發(fā)）。表１１．１．４所示為其邏輯狀態(tài)表。１１．２時(shí)序邏輯電路電路在某一時(shí)刻的穩(wěn)定輸出，不僅與當(dāng)前的輸入有關(guān)，還與電路過去的狀態(tài)有關(guān)，把這種電路稱為時(shí)序邏輯電路。在結(jié)構(gòu)上，時(shí)序邏輯電路除包含組合邏輯電路部分外，還包含存儲(chǔ)電路（鎖存器或觸發(fā)器）。計(jì)數(shù)器就是一種典型的時(shí)序邏輯電路，是用來累計(jì)輸入脈沖數(shù)目的邏輯部件。在數(shù)字邏輯系統(tǒng)中，需要對輸入脈沖的個(gè)數(shù)進(jìn)行計(jì)數(shù)或?qū)γ}沖信號進(jìn)行分頻、定時(shí)，以實(shí)現(xiàn)數(shù)字測量、運(yùn)算和控制。因此計(jì)數(shù)器是數(shù)字系統(tǒng)中一種基本的數(shù)字部件。計(jì)數(shù)器的種類很多，按計(jì)數(shù)脈沖的作用方式可分為異步計(jì)數(shù)器和同步計(jì)數(shù)器。按計(jì)數(shù)的功能可分為加法計(jì)數(shù)器、減法計(jì)數(shù)據(jù)和可逆計(jì)數(shù)器。按進(jìn)位制可分為二進(jìn)制、十進(jìn)制和任意進(jìn)制計(jì)數(shù)器。二進(jìn)制計(jì)數(shù)器是指在輸入脈沖的作用下，計(jì)數(shù)器按自然態(tài)序循環(huán)經(jīng)歷２ｎ個(gè)獨(dú)立狀態(tài)（ｎ為計(jì)數(shù)器中觸發(fā)器的個(gè)數(shù)），因此又可稱為模２ｎ進(jìn)制計(jì)數(shù)器，即模數(shù)：Ｍ＝２ｎ。計(jì)數(shù)器可以由ＪＫ或Ｄ觸發(fā)器構(gòu)成，目前廣泛應(yīng)用的是各種類型的集成計(jì)數(shù)器。１１．２．１計(jì)數(shù)器計(jì)數(shù)原理及基本電路

圖１１．２．１所示為由Ｄ觸發(fā)器組成的異步計(jì)數(shù)器。它的結(jié)構(gòu)特點(diǎn)是：各級觸發(fā)器的時(shí)鐘來源不同，除第一級時(shí)鐘脈沖輸入端由外加時(shí)鐘脈沖控制外，其余各級時(shí)鐘脈沖輸入端與其前一級的輸出端相連。各觸發(fā)器動(dòng)作時(shí)刻不一致，所以稱為異步計(jì)數(shù)器。每來一個(gè)時(shí)鐘脈沖，Ｄ觸發(fā)器（邏輯功能等同于Ｔ觸發(fā)器）狀態(tài)翻轉(zhuǎn)一次。下面分析它的工作過程。

由于外加時(shí)鐘脈沖接第一級的時(shí)鐘脈沖輸入端，因此每來一個(gè)時(shí)鐘脈沖的下降沿，觸發(fā)器Ｑ０的狀態(tài)翻轉(zhuǎn)。當(dāng)Ｑ０由１變０時(shí)，Ｑ１才翻轉(zhuǎn)，其他情況下Ｑ１均不變。同理，只有當(dāng)Ｑ１從１變?yōu)椋皶r(shí)，Ｑ２狀態(tài)才翻轉(zhuǎn)。假設(shè)計(jì)數(shù)器初始狀態(tài)為Ｑ２Ｑ１Ｑ０＝０００，第一個(gè)時(shí)鐘脈沖的下降沿到達(dá)后，電路由０００翻轉(zhuǎn)為００１。當(dāng)?shù)诙€(gè)ＣＰ下降沿到達(dá)后，計(jì)數(shù)器由００１翻轉(zhuǎn)為０１０，……，依此類推，經(jīng)過８個(gè)計(jì)數(shù)脈沖后，計(jì)數(shù)器狀態(tài)又恢復(fù)為０００，即完成了一個(gè)計(jì)數(shù)循環(huán)，得其狀態(tài)表如表１１．２．１所示。由表可見，該電路是一個(gè)異步三位二進(jìn)制加法計(jì)數(shù)器。由以上分析可得出如下結(jié)論；（１）三級觸發(fā)器組成的計(jì)數(shù)器，經(jīng)８個(gè)計(jì)數(shù)脈沖，計(jì)數(shù)器狀態(tài)循環(huán)一次，所以又稱為八進(jìn)制計(jì)數(shù)器（或稱模８計(jì)數(shù)器）。因而，ｎ個(gè)觸發(fā)器串聯(lián)，可組成模數(shù)為２ｎ的計(jì)數(shù)器。（２）每來一個(gè)ＣＰ脈沖，計(jì)數(shù)器的狀態(tài)加１，所以叫加法計(jì)數(shù)。若將三個(gè)觸發(fā)器按圖１１．２．２所示的方法連接，則構(gòu)成異步減法計(jì)數(shù)器。其工作過程請讀者自行分析。

由上述分析可知，要構(gòu)成異步二進(jìn)制加法或減法計(jì)數(shù)器，只需用具有Ｔ功能的觸發(fā)器構(gòu)成計(jì)數(shù)器的每一位，最低位時(shí)鐘脈沖輸入端接用來計(jì)數(shù)的時(shí)鐘脈沖源ＣＰ，其他位觸發(fā)器的時(shí)鐘輸入端則接到與它相鄰低位的Ｑ端或

端，是接Ｑ端還是

端，應(yīng)視觸發(fā)器的觸發(fā)方式和計(jì)數(shù)功能而定。如果構(gòu)成加法計(jì)數(shù)器，且觸發(fā)器為下跳沿觸發(fā)，則相鄰低位作由１到０變化時(shí)，其Ｑ端正好作比它高一位觸發(fā)器所需的由１到０跳變的計(jì)數(shù)脈沖輸入，因此該位時(shí)鐘脈沖輸入端應(yīng)接相Ｑ端；如果構(gòu)成計(jì)數(shù)器的觸發(fā)器為上跳沿觸發(fā)，則剛才的加法計(jì)數(shù)器變?yōu)闇p法計(jì)數(shù)器，減法計(jì)數(shù)器變?yōu)榧臃ㄓ?jì)數(shù)器，具體工作過程請讀者自行分析。

異步計(jì)數(shù)器的優(yōu)點(diǎn)是結(jié)構(gòu)簡單，缺點(diǎn)是各觸發(fā)器信號逐級傳遞，需要一定的傳輸延遲時(shí)間，因而計(jì)數(shù)速度受到限制，為此可采用同步二進(jìn)制計(jì)數(shù)器。為了提高計(jì)數(shù)器的工作速度，可將計(jì)數(shù)脈沖同時(shí)加到計(jì)數(shù)器中各個(gè)觸發(fā)器的時(shí)鐘脈沖輸入端，使各觸發(fā)器的狀態(tài)變換與計(jì)數(shù)脈沖同步，再將各輸入端適當(dāng)連接，ｎ個(gè)觸發(fā)器就可組成模數(shù)為２ｎ的同步加減計(jì)數(shù)器或十進(jìn)制計(jì)數(shù)器。

十進(jìn)制計(jì)數(shù)器是在二進(jìn)制計(jì)數(shù)器的基礎(chǔ)上得出的，用四位二進(jìn)制數(shù)來代表十進(jìn)制數(shù)的每一位，所以也稱為二—十進(jìn)制計(jì)數(shù)器，使用最多的是８４２１ＢＣＤ碼十進(jìn)制計(jì)數(shù)器。采用８４２１ＢＣＤ碼，要求計(jì)數(shù)器從００００開始計(jì)數(shù)，到第９個(gè)計(jì)數(shù)脈沖作用后變?yōu)椋保埃埃保斎氲冢保皞€(gè)計(jì)數(shù)脈沖后，又返回到初始狀態(tài)００００，即計(jì)數(shù)器狀態(tài)經(jīng)過１０個(gè)脈沖循環(huán)一次，實(shí)現(xiàn)“逢十進(jìn)一”。１１．２．２常用中規(guī)模集成計(jì)數(shù)器中規(guī)模集成計(jì)數(shù)器種類較多，使用也十分廣泛，它可分為同步計(jì)數(shù)器和異步計(jì)數(shù)器兩大類，通常的ＭＳＩ計(jì)數(shù)器為ＢＣＤ碼十進(jìn)制計(jì)數(shù)器或四位二進(jìn)制計(jì)數(shù)器，這些計(jì)數(shù)器的功能較完善，還可自擴(kuò)展，如常用的集成同步四位二進(jìn)制加法計(jì)數(shù)器有７４ＬＳ１６１、７４ＬＳ１６３、７４ＬＳ１９１、７４ＬＳ１９３；同步十進(jìn)制加法計(jì)數(shù)器有７４１６０、７４ＬＳ１９０；異步四位二進(jìn)制加法計(jì)數(shù)器有７４ＬＳ２９３；異步二—五—十進(jìn)制計(jì)數(shù)器有７４ＬＳ２９０等。

７４ＬＳ２９０的引線端子圖如圖１１．２．３所示，７４ＬＳ１６１是同步的可預(yù)置四位二進(jìn)制加法計(jì)數(shù)器，圖１１．２．４所示為它的引線端子圖。１．異步集成計(jì)數(shù)器７４ＬＳ２９０功能７４ＬＳ２９０是異步二—五—十進(jìn)制計(jì)數(shù)器，Ｒ０（１）和Ｒ０（２）是清零輸入端，高電平有效；Ｓ９（１）和Ｓ９（２）是置“９”輸入端，其高電平使電路輸出狀態(tài)為１００１。清零和置“９”信號只要有效就可實(shí)現(xiàn)相應(yīng)功能，不必等待時(shí)鐘脈沖，因而叫做異步清零和置“９”。ＣＰ０和ＣＰ１是它的兩個(gè)時(shí)鐘脈沖輸入端。引腳２和引腳６是空腳。只輸入計(jì)數(shù)脈沖ＣＰ０時(shí)，由Ｑ０輸出，為二進(jìn)制計(jì)數(shù)器，計(jì)數(shù)狀態(tài)為０和１；只輸入計(jì)數(shù)脈沖ＣＰ１時(shí)，由Ｑ３Ｑ２Ｑ１輸出，計(jì)數(shù)狀態(tài)從０００開始加計(jì)數(shù)到１００，為五進(jìn)制計(jì)數(shù)器；將Ｑ０端與ＣＰ１連接，輸入計(jì)數(shù)脈沖ＣＰ０時(shí)，計(jì)數(shù)狀態(tài)從００００開始加計(jì)數(shù)到１００１，為十進(jìn)制計(jì)數(shù)器。２．同步集成計(jì)數(shù)器７４ＬＳ１６１的功能Ｑ３、Ｑ２、Ｑ１、Ｑ０為計(jì)數(shù)器輸出端，ＲＣＯ為進(jìn)位輸出端；ＥＰ、ＥＴ為控制（使能）輸入端，為清零控制端，為預(yù)置控制端，Ａ０～Ａ３依次為數(shù)據(jù)輸入端的低位至高位。（１）“異步清零”。當(dāng)時(shí)，使各觸發(fā)器清成零狀態(tài)，由于這種清零方式不需與時(shí)鐘脈沖ＣＰ同步就可直接完成，稱為“異步清零”。（２）“同步預(yù)置”。當(dāng)且在ＣＰ上升沿時(shí)可將相應(yīng)的數(shù)據(jù)