數(shù)字電子技術(shù)基礎(chǔ)第五版第八章門電路

<數(shù)字電子技術(shù)根底>〔第五版〕教學(xué)課件

清華大學(xué)

閻石王紅：清華大學(xué)自動(dòng)化系郵政編碼：100084電子信箱：wang_hong@聯(lián)絡(luò)：(010)62792973第八章可編程邏輯器件第八章可編程邏輯器件

〔PLD,ProgrammableLogicDevice〕8.1概述一、PLD的根本特點(diǎn)1.數(shù)字集成電路從功能上有分為通用型、公用型兩大類2.PLD的特點(diǎn)：是一種按通用器件來消費(fèi)，但邏輯功能是由用戶經(jīng)過對(duì)器件編程來設(shè)定的數(shù)字系統(tǒng)二、PLD的開展和分類PROM是最早的PLDPAL可編程邏輯陣列FPLA現(xiàn)場(chǎng)可編程陣列邏輯GAL通用陣列邏輯EPLD可擦除的可編程邏輯器件FPGA現(xiàn)場(chǎng)可編程門陣列ISP-PLD在系統(tǒng)可編程的PLD三、LSI中用的邏輯圖符號(hào)8.2現(xiàn)場(chǎng)可編程邏輯陣列FPLA組合電路和時(shí)序電路構(gòu)造的通用方式A0~An-1W0W(2n-1)D0Dm8.2FPLA組合電路和時(shí)序電路構(gòu)造的通用方式8.3PAL〔ProgrammableArrayLogic〕8.3.1PAL的根本電路構(gòu)造一、根本構(gòu)造方式 可編程“與〞陣列+固定“或〞陣列+輸出電路 最簡(jiǎn)單的方式為：二、編程單元出廠時(shí)，一切的交叉點(diǎn)均有熔絲8.3.2PAL的輸出電路構(gòu)造和反響方式一.公用輸出構(gòu)造用途：產(chǎn)生組合邏輯電路二.可編程輸入/輸出構(gòu)造用途：組合邏輯電路，有三態(tài)控制可實(shí)現(xiàn)總線銜接可將輸出作輸入用三.存放器輸出構(gòu)造用途：產(chǎn)生時(shí)序邏輯電路四.異或輸出構(gòu)造時(shí)序邏輯電路還可便于對(duì)“與-或〞輸出求反五.運(yùn)算反響構(gòu)造時(shí)序邏輯電路可產(chǎn)生A、B的十六種算術(shù)、邏輯運(yùn)算8.3.3PAL的運(yùn)用舉例8.4通用邏輯陣列GAL8.4.1電路構(gòu)造方式可編程“與〞陣列+固定“或〞陣列+可編程輸出電路 OLMC編程單元采用E2CMOS可改寫GAL16V88.4.2OLMC數(shù)據(jù)選擇器8.4.3GAL的輸入和輸出特性GAL是一種較為理想的高輸入阻抗器件GAL輸出緩沖級(jí)8.5可擦除的可編程邏輯陣列EPLD一、構(gòu)造特點(diǎn)相當(dāng)于“與-或〞陣列〔PAL〕+OLMC二、采用EPROM工藝集成度提高8.7現(xiàn)場(chǎng)可編程門陣列FPGA一、根本構(gòu)造1.IOB2.CLB3.互連資源4.SRAM1.IOB可以設(shè)置為輸入/輸出；輸入時(shí)可設(shè)置為：同步〔經(jīng)觸發(fā)器〕 異步〔不經(jīng)觸發(fā)器〕2.CLB本身包含了組合電路和觸發(fā)器，可構(gòu)成小的時(shí)序電路將許多CLB組合起來，可構(gòu)成大系統(tǒng)3.互連資源4.SRAM

分布式

每一位觸發(fā)器控制一個(gè)編程點(diǎn)

二、編程數(shù)據(jù)的裝載數(shù)據(jù)可先放在EPROM或PC機(jī)中通電后，自行啟動(dòng)FPGA內(nèi)部的一個(gè)時(shí)序控制邏輯電路，將在EPROM中存放的數(shù)據(jù)讀入FPGA的SRAM中“裝載〞終了后，進(jìn)入編程設(shè)定的任務(wù)形狀?。∶看瓮ｋ姾?，SRAM中數(shù)據(jù)消逝下次任務(wù)仍需重新裝載8.8在系統(tǒng)可編程通用數(shù)字開關(guān)〔ispGDS〕ispGDS22的構(gòu)造框圖8.9PLD的編程以上各種PLD均需離線進(jìn)展編程操作，運(yùn)用開發(fā)系統(tǒng)一、開發(fā)系統(tǒng)硬件：計(jì)算機(jī)+編程器軟件：開發(fā)環(huán)境〔軟件平臺(tái)〕VHDL,Verilog 真值表，方程式，電路邏輯圖〔Schematic〕形狀轉(zhuǎn)換圖〔FSM〕二、步驟籠統(tǒng)〔系統(tǒng)設(shè)計(jì)采用Top-Down的設(shè)計(jì)方法〕選定PLD選定開發(fā)系統(tǒng)編寫源程序〔或輸入文件〕調(diào)試，運(yùn)轉(zhuǎn)仿真，產(chǎn)生下載文件下載