附錄B-2計算機組成原理

1順序語句與并行語句

順序執(zhí)行的語句:并行執(zhí)行的語句:某些語句既可當(dāng)作并行語句，也可當(dāng)作順序語句，例如簡單的信號賦值語句；斷言語句；…..2順序語句

--順序語句只能出現(xiàn)在process中3順序執(zhí)行語句順序語句只出現(xiàn)在進程和子程序(過程和函數(shù))中；包括：wait語句；順序賦值語句：信號賦值符號：“

<=

”

；變量賦值符號：“

=

”;順序控制語句：

條件控制：if,case；

循環(huán)控制：loop,for…loop,while…loop,next,exit；斷言語句：assert,report；過程調(diào)用：過程名(實際參數(shù))；返回語句：return；空語句：null；4(1)順序信號賦值語句信號名<=[transport|inertial]波形{，波形}；波形::=值表達(dá)式[after

時間表達(dá)式]；

B<=transportA+C;B<=transportAafter5ns;Clock<='0',

'1'

after1ns,

'0'after2ns,

'1'

after3ns,

'0'after4ns,

'1'

after5ns;B<=A+C;B<=Aafter5ns;Clock<=transport‘0’,

'1'

after1ns,

'0'after2ns,

'1'

after3ns,

'0'after4ns,

'1'

after5ns;例：5信號賦值的特點信號賦值一定經(jīng)過延時；信號賦值語句中如果缺少延時指定，則默認(rèn)延遲時間為

0；

VHDL模擬器則將其按

對待。延時特性：如果缺少指定，則默認(rèn)為慣性延遲；慣性延遲：

inertial傳輸延遲：transport

B<=A;A<=B;B<=Aafter0fs;A<=Bafter0fs;6信號特點與屬性信號只能在進程外部定義，不能在進程內(nèi)部或子程序內(nèi)部定義。實體中聲明端口信號。信號可以有預(yù)定義屬性：信號自身的屬性：

Delayed,Stable(t)關(guān)于事件的屬性：

Event關(guān)于事項處理的屬性：

Active7(2)變量賦值語句

--立即賦值A(chǔ)rchitectureAofEis

signalS:Bit:=‘0’;

signalOut1:Bit;

process(S)

begin S<=notS

after500ps;

end

process;process

variable

v:Integer:=1;

begin

wait

onS;

v:=v+1;

ifv=10

thenOut1<='1';

v:=1;

end

if;

end

process;endA;8變量特點無延遲特性，直接賦值一般情況下不允許有全程變量不能在實體和結(jié)構(gòu)體聲明中定義只能在進程內(nèi)部或子程序中定義。進程掛起時，變量值保持不變。

(僅在第一次執(zhí)行進程時初始化)子程序變量在每次調(diào)用時賦初值。9(3)條件控制1:if語句if條件1then語句；elsif條件2then語句；…else語句；…endif;關(guān)注else的用途！10case語句case值表達(dá)式

iswhen值

=>語句;when值|值

=>語句;when離散范圍=>語句;whenothers=>語句;endcase;11CASE

語句

signalC:Integerrange1to20;

signalOut1:('0','1','2','3'

);process(C)

caseCis

when1=> Out1<='0';when2|4|8=> Out1<='1'

;

when3|5to7|10to15=>Out1<='2'

;

when

others=> Out1<='3'

；--9,16to20

end

case;end

process關(guān)注Others的用途！12case語句與if語句的比較if

語句各分支的執(zhí)行順序有優(yōu)先級之分；case語句各分支的執(zhí)行順序無優(yōu)先級之分，并行執(zhí)行；綜合工具必須考慮此特點if

語句中最后一個分支else

case語句中最后一個分支when

others

如果缺省，對綜合工具產(chǎn)生什么影響？13(4)循環(huán)控制--loop無條件

loop語句:

標(biāo)號：

loop<語句>endloop標(biāo)號；for…loop語句:

標(biāo)號：for循環(huán)變量

in

離散范圍

loop<語句>endloop標(biāo)號；while…

loop

語句:

標(biāo)號：while條件表達(dá)式

loop<語句>endloop標(biāo)號；14循環(huán)控制語句next語句:

next標(biāo)號

[when條件]；跳過下面的語句執(zhí)行指定標(biāo)號的下一個循環(huán)若不指定標(biāo)號，指當(dāng)前的循環(huán)。若有條件，則在不滿足條件的情況下該語句無效。exit語句:

exit

標(biāo)號；退出指定標(biāo)號的循環(huán)若不指定標(biāo)號，指當(dāng)前的循環(huán)。15loop1:

forAin10downto1looploop2:whileB>=(A*A)loop

B:=B-A;

end

looploop2;

end

looploop1;loop1:

forAin10downto1looploop2:loopB:=B-A;

nextloop1whenB<(A*A);

end

looploop2 end

looploop1;16(5)斷言語句意義：當(dāng)不滿足條件時輸出指定信息和錯誤級別當(dāng)嚴(yán)重級別是Failure時，模擬過程停止用途：驗證添加限制條件(例：檢測時間限制條件)。輸出狀態(tài)信息或出錯報告。添加調(diào)試斷點。assert條件表達(dá)式

report輸出信息字符串

severity嚴(yán)重級別；typeSeverity_Levelis(Note,Warning,Error,Failure);17例assertnot(S=

1

andR=

1

)

report“BothSandRareHigh.”SeverityError;正常情況下不應(yīng)同時S=

1

,R=

1

assertEnable/=

X

report

UnknownvalueonEnable

severitywarning;18(6)其他語句

過程調(diào)用過程名(參數(shù)關(guān)聯(lián)表);返回語句──return語句過程體中：return;

函數(shù)體中：return表達(dá)式空語句──null語句(無任何動作)casexwhen1|0=>null;whenothers=>x:=

xmod2;endcase;19并行語句

--

并行語句只能出現(xiàn)在architecture中，

不可放在Process中！20

并行語句進程（process）語句；進程和進程之間并行執(zhí)行。進程內(nèi)部的語句順序執(zhí)行。簡單的進程語句可以簡化為并行信號賦值語句。

并行信號賦值語句；塊（block）語句；斷言（assert）語句；過程調(diào)用語句；生成（generate）語句；元件例化語句；21結(jié)構(gòu)體（Architecture）中的進程

（進程之間并行執(zhí)行）entitysubtracteris

port(in1,in2,in3:

in

integer; out1,out2:

out

integer);endsubtrcter;architecturesimplestofsubtracterisbegin

process(in1,in2

)--進程語句之一

beginout1<=in2-in1after5ns;endprocess;

process(in2,in3) --

進程語句之二

beginout2<=in2+in3after4ns;endprocess;endsimplest;進程之間并行執(zhí)行進程內(nèi)部順序執(zhí)行簡單的進程語句可以簡化為并行信號賦值語句。22簡單進程化簡為單個并行語句進程語句若滿足以下2個特點：進程語句中只有一個信號賦值語句。該賦值語句右邊的所有信號都是敏感信號。則可以簡化為并行信號賦值語句

architecturesimplestofsubtracteris beginout1<=in2-in1after5ns;--并行信號賦值語句之一out2<=in2+in3after4ns;--并行信號賦值語句之二

endsimplest;23進程是一個無限循環(huán)；進程中的語句順序執(zhí)行；進程中允許有多個wait語句；遇到wait語句進程即被掛起，直到條件滿足，進程被激活，接著向下執(zhí)行；進程間通過信號而相互激勵/通信；注意延遲時間的處理進程內(nèi)部執(zhí)行過程24block語句block語句可以出現(xiàn)在architecture中，相當(dāng)于一個語法括號。例：加上這個語法括號與否不影響語義加上這個語法括號有助于概念清晰，增加可讀性。25block語句（續(xù)）block中的聲明部分（選項）：

在保留字block和begin之間可以寫入聲明語句信號聲明，變量聲明，類屬聲明端口聲明….,其可見范圍限于該block之內(nèi)。26block語句（續(xù)）block的相互嵌套注意這種情況下的可見范圍

27Wait語句Wait: --休眠，直到永遠(yuǎn)；Waiton<敏感信號列表>: --休眠，直到敏感信號有事件發(fā)生；Waitfor<時間表達(dá)式>: --休眠一段時間；Waituntil<條件表達(dá)式>: --休眠，直到條件為真；Waiton語句的簡化形式：processbeginOutput<=AorB;

waitonA,B;end

process;Process（A,B）beginOutput<=AorB;end

process;

位置在end之前

28(1)并行信號賦值語句(1)并行信號賦值語句：簡單并行信號賦值語句；條件并行信號賦值語句；選擇并行信號賦值語句；29(a)簡單并行信號賦值語句信號<=

[選擇項]波形{，波形}；選擇項::=[transport|inertial|guarded]等價于:process(敏感信號表)begin

信號<=

[選擇項]波形{，波形}；endprocess;舉例：Clock<=transport‘0’,

'1'

after1ns,

'0'after2ns,

'1'

after3ns,

'0'after4ns,

'1'

after5ns;30(b)條件并行信號賦值語句并行語句順序語句信號<=選擇項

波形1when條件1else : :

波形n-1when條件n-1else

波形n;process(敏感信號表)beginif條件1then

信號

<=選擇項波形1; : :elsif條件n-1then

信號<=選擇項波形n-1;else

信號<=選擇項波形n;endif;endprocess;31例：

y<=transport

1

afterDelaywhenA=

1

andB=

1

else

0

afterDelay;等價于

process(A,B)

begin ifA=

1

andB=

1

then

y<=transport

1

afterDelay;else

y<=transport

0

afterDelay;endprocess;順序語句只能用在Process中并行語句只能用在Architecture中例32(c)選擇并行信號賦值語句process(敏感信號表)begincase表達(dá)式

iswhen分支1=>

信號<=選擇項波形1;::when分支n=>

信號<=選擇項波形n;endcase;endprocess;并行語句順序語句with表達(dá)式

select

信號<=選擇項

波形1when分支1,::

波形nwhen分支n；33withSelselect

Dout<=

0001

when

00

,

0010”when

01

,

0100”when

10

,

1000”when

11

;process(Sel)begincaseSelis when

00

=>

Dout<=

0001

; when

01

=>

Dout<=

0010

; when

10

=>

Dout<=

0100

; when

11

=>

Dout<=

1000

;endcase;endprocess;例并行語句順序語句34(2)并行斷言語句

形式與順序斷言語句相同，可加標(biāo)號，等價于一個被動進程。也可用在實體中。

entitySRFFis port(S,R:inBit;Q,Q_bar:outBit);begin

SRFF_constraint_check: assertnot(S=

1

andR=

1

) report

BothSandRequalto

1

.

severityError;endentitySRFF;為什么把assert語句放在entity中？35等價于

entitySRFFis port(S,R:inBit;Q,Q_bar:outBit);begin

SRFF_constraint_check:process(S,R) begin assertnot(S=

1

andR=

1

) report

BothSandRequalto

1

.

severityError; endprocess;endentitySRFF;36(3)并行過程調(diào)用語句形式與順序調(diào)用語句相同可加標(biāo)號。等價于一個進程，敏感信號為輸入?yún)?shù)的信號。輸入輸出參數(shù)中不能有變量。37生成語句--規(guī)則結(jié)構(gòu)并行語句的簡寫形式用途：使規(guī)則電路的描述簡單，例如多位加法器。if生成語句：

標(biāo)號：if

生成條件

generate

并行語句；

end

generate

標(biāo)號；

for生成語句：

標(biāo)號：for

生成標(biāo)識符

in

離散范圍

generate

并行語句；

endgenerate

標(biāo)號；38生成語句的應(yīng)用實例-用T型觸發(fā)器組成的計數(shù)器--中間各位的結(jié)構(gòu)相同，僅首尾2位不同……7160

T

Q

T

Q

T

Q

T

Q

clockVDDTied(H)T7T0T6T1S6S1S0Dout1Dout0Dout7Dout6●

39生成語句實例G1:forIin7downto0generateG2:if

I=7

generateTFF_7:TFF

port

map(CLK,S(I-1),Dout(I));

end

generate;G3:if

I=0

generateTFF_0:TFF

port

map(CLK,Tied_High,Dout(I));end

generate;G4:if

I>0andI<7

generateAnd_I:And2

port

map(S(I-1),Dout(I),S(I));TFF_I:TFF

port

map(CLK,S(I-1),Dout(I));end

generate;

end

generate;40元件聲明（componentdeclaration

）元件例化（componentinstantiation）:高層次設(shè)計描述中把低層次描述當(dāng)作子元件調(diào)用配置指定（configurationspefication

）配置聲明（configurationdeclaration）41元件例化與配置component42為什么要引入component？元件（component）可以看作是1個插座，定義了1個虛擬的設(shè)計實體，通過元件例化語句把元件例化于結(jié)構(gòu)體中。

通過配置聲明或配置指定語句，把元件和實體（以及結(jié)構(gòu)體）連接起來。可看作通過配置把電路插入插座。43元件例化舉例entityInverterisport(I1:inbit;

O1:outbit);endinverter;ArchitechtureInverter_bodyofInverterisbegin

O1<=notI1;

endInverter_body;這是一個已經(jīng)定義的電路描述，下面要例化此元件

44元件例化語句舉例：

實例元件模版元件設(shè)計實體-結(jié)構(gòu)體元件例化語句配置指定語句component

Invport(In1:inbit;Out1:outbit);end

component;forU1:Invuse

entity

Work.Inverter(Inverter_body);--配置指定

portmap(In1=>I1,Out1=>O1);beginU1:Invportmap(S,S_bar);--元件例化end;位置關(guān)聯(lián)，這是實際信號顯式關(guān)聯(lián)指定45設(shè)計分解舉例4位計數(shù)器：46設(shè)計分解舉例（續(xù)）1位計數(shù)器：entitycounter_elementis

port(c_in,clock:inbit; c_out,b_out:outbit);endcounter_element;47設(shè)計分解舉例（續(xù)）1位計數(shù)器的Architecture：architecturedata_flowofcounter_elementis

signaldff_out:bit:='0';

signalexor_out:bit:='0';begin L1:b_out<=dff_out; --并行賦值語句

L2:exor_out<=dff_outxorcin;--進程的簡略形式

L3:c_out<=dff_outandcin; L4:process(clock) --進程

begin

ifclock'eventandclock='1'then dff_out<=exor_out;

end

if;

end

process;enddata_flow;48有限狀態(tài)機（FSM）模型Moore型有限狀態(tài)機：輸出是且僅是FSM當(dāng)前狀態(tài)的函數(shù)；

次態(tài)邏輯

狀態(tài)寄存器

輸出邏輯輸入次態(tài)當(dāng)前狀態(tài)輸出

clockreset49有限狀態(tài)機（FSM）模型（續(xù)）Mealy型有限狀態(tài)機：輸出是FSM當(dāng)前狀態(tài)和輸入變量當(dāng)前值的函數(shù)。

次態(tài)邏輯

狀態(tài)寄存器

輸出邏輯輸入次態(tài)當(dāng)前狀態(tài)輸出

clock

reset50Moore型狀態(tài)機--空調(diào)機控制器51Moore型狀態(tài)機--空調(diào)機控制器(1)temp_high='0'ANDtemp_low='0'(2) temp_low='1'(3) temp_high='1'(4) reset='0'狀態(tài)遷移圖輸出是且僅是FSM當(dāng)前狀態(tài)的函數(shù)52Moore型狀態(tài)機--空調(diào)機控制器狀態(tài)遷移表：輸出是且僅是FSM當(dāng)前狀態(tài)的函數(shù)53Mealy型狀態(tài)機狀態(tài)遷移圖：

輸出是FSM當(dāng)前狀態(tài)和輸入變量當(dāng)前值的函數(shù)54Mealy型狀態(tài)機狀態(tài)遷移表：

輸出是FSM當(dāng)前狀態(tài)和輸入變量當(dāng)前值的函數(shù)55

描述方法的若干建議：有1個狀態(tài)變量，用它指定有限狀態(tài)機的狀態(tài)；有1個時鐘(假設(shè)為單相、全局時鐘)；狀態(tài)轉(zhuǎn)移指定；輸出指定；同步或異步(可選，異步更好)復(fù)位信號。狀態(tài)編碼的策略：1