數(shù)字集成電路第8章

MOS管基本邏輯單元MOS管基本邏輯單元MOS管基本邏輯單元MOS管基本邏輯單元MOS管基本邏輯單元NMOS與非門兩個(gè)增強(qiáng)型驅(qū)動(dòng)管串接與耗盡型作為負(fù)載管串接現(xiàn)在來(lái)計(jì)算VOL

設(shè)輸入電壓均為高電平,此時(shí)驅(qū)動(dòng)管處于非飽和狀態(tài);負(fù)載管處于飽和狀態(tài),電路中通過(guò)晶體管的電流相等NMOS與非門NMOS與非門NMOS與非門NMOS與非門NMOS與非門NMOS與非門輸出電容NMOS與非門總結(jié)CMOS邏輯結(jié)構(gòu)負(fù)載管用的是PMOS管規(guī)則1:與是NMOS串NMOS規(guī)則2:或是NMOS并NMOS規(guī)則3:或是NMOS支路并支路NMOS規(guī)則4:與是NMOS支路串支路NMOS規(guī)則5:輸出為NMOS陣列的邏輯補(bǔ)規(guī)則6:PMOS電路為NMOS電路的對(duì)偶電路,當(dāng)輸入的NMOS為串聯(lián)連接時(shí),則PMOS部分為并聯(lián)連接;當(dāng)輸入的NMOS為并聯(lián)連接時(shí),則PMOS部分為串聯(lián)連接,這種對(duì)偶原則也適應(yīng)任一子塊邏輯偽NMOS邏輯偽NMOS邏輯是CMOS 變型電路偽NMOS門的負(fù)載管是一柵極接地的PMOS管特點(diǎn)是普通的NMOS門,用一個(gè)等效PMOS器件代替了NMOS負(fù)載管缺點(diǎn):指定各有比的MOS管的尺寸比;當(dāng)下拉電路通時(shí),要產(chǎn)生靜態(tài)功耗;速度低;功耗大.優(yōu)點(diǎn):輸入每個(gè)變量?jī)H用一個(gè)MOS管,最小負(fù)載可以是一個(gè)單位柵極負(fù)載,CMOS至少兩個(gè);且PMOS負(fù)載沒(méi)有襯偏調(diào)制效應(yīng);管子少;密度高.動(dòng)態(tài)CMOS邏輯結(jié)構(gòu):一個(gè)N型MOS邏輯塊,該邏輯塊的輸出端由PMOS管預(yù)充電到VDD.再又接地N型MOS管有條件地放電;也可以一個(gè)P型MOS邏輯塊,該邏輯塊的輸出端由NMOS管預(yù)充電到0.再由接地P型MOS管有條件地放電當(dāng)Φ=0時(shí),進(jìn)行預(yù)充電;當(dāng)Φ=1時(shí),通過(guò)NMOS管接通地.輸入電容大小與偽NMOS一樣上升時(shí)間減小;下降時(shí)間增大動(dòng)態(tài)CMOS邏輯缺點(diǎn):各輸入信號(hào)只能在預(yù)充期間內(nèi)改變,否則,電荷再分配效應(yīng)能夠破壞輸出點(diǎn)的電壓.簡(jiǎn)單的單向時(shí)鐘動(dòng)態(tài)CMOS門不能進(jìn)行級(jí)聯(lián)舉例說(shuō)明￠=0時(shí),兩個(gè)門同時(shí)預(yù)充電,輸出端都預(yù)充當(dāng)VDD求值期間,第一級(jí)門將有條件放電,然而由于下降時(shí)間有限,造成一定的延遲在第一級(jí)門正確求值以前,被充電的輸出端會(huì)使下一級(jí)門的輸出端放電解決辦法準(zhǔn)兩相時(shí)鐘:兩相不交疊的NMOS時(shí)鐘,再加上與其互補(bǔ)的兩向時(shí)鐘不能有偏移;和緩慢的時(shí)鐘沿動(dòng)態(tài)鎖存電路即C2MOS鎖存電路邊沿兩個(gè)晶體管為邏輯晶體管,中間兩晶體管,則由時(shí)鐘控制以提供預(yù)充電和保持當(dāng)￠=1,預(yù)充電發(fā)生,此時(shí)間內(nèi)的數(shù)據(jù)允許進(jìn)入鎖存,中間兩晶體管同時(shí)導(dǎo)通輸出狀態(tài)取決于輸入的數(shù)據(jù)當(dāng)D=1時(shí),下拉管導(dǎo)通,輸出為低電平當(dāng)D=0時(shí),上拉管導(dǎo)通,輸出為高電平當(dāng)￠=0,中間兩晶體管同時(shí)截止,鎖存電路工作在保持狀態(tài),形成電荷儲(chǔ)存節(jié)點(diǎn),此時(shí)輸出電容因中間的晶體管截止與電路的其他部分隔離多米諾CMOS動(dòng)態(tài)邏輯基本的CMOS動(dòng)態(tài)邏輯電路的后面加一靜態(tài)的CMOS反相器,即動(dòng)態(tài)輸出以后,先取反,再驅(qū)動(dòng)下一級(jí)輸入預(yù)充電完成以后,多米諾CMOS門反向器的所有輸出都為低電平在求值期間,輸入各端均為高電平時(shí),它的輸出要從預(yù)充電時(shí)的低電平過(guò)渡到高電平;如果有一個(gè)為低電平,則輸出仍保持預(yù)充電時(shí)的低電平不變;也就是說(shuō),當(dāng)邏輯從左向右傳送時(shí),每級(jí)的輸出也是下一級(jí)的輸入電壓只能從低到高而絕無(wú)從高到低的變化多米諾CMOS動(dòng)態(tài)邏輯例如第一級(jí)輸入為高電平時(shí),其輸出在求值期從低到高并作用到下一級(jí)的輸入端電壓也是從低到高;若此時(shí)作用到第二級(jí)所有輸入電壓也都是從低到高,則第二級(jí)輸出將在第一級(jí)變化之后經(jīng)過(guò)第二級(jí)的延遲其輸出也隨之從低到高變化,象推倒多米諾骨牌時(shí)出現(xiàn)的多米諾效應(yīng)一樣只有一種從低到高的變化,消除了假信號(hào)改進(jìn)多米諾CMOS邏輯省掉多米諾緩沖器,級(jí)聯(lián)的各邏輯塊交替地由P型管和N型管構(gòu)成當(dāng)￠=0,第一級(jí)預(yù)充到高電平(NMOS管邏輯),第二級(jí)預(yù)充到低電平,第三級(jí)預(yù)充到高電平.由于第二級(jí)由PMOS管構(gòu)成,在預(yù)充電期間,PMOS管都處于截止?fàn)顟B(tài).由于第二級(jí)預(yù)充到低電平,第三級(jí)NMOS管也都處于截止?fàn)顟B(tài).因此可以進(jìn)行多米諾連接級(jí)聯(lián)的負(fù)載級(jí)聯(lián)的負(fù)載串并聯(lián)的上升下降時(shí)間問(wèn)題晶體管尺寸的考慮晶體管尺寸的考慮晶體管尺寸的考慮襯偏調(diào)制效應(yīng)多輸入與非門,如果與輸出端連接的NMOS管的源極電位與襯底電位不相等,該管的速度較慢假如A、B、C的三個(gè)NMOS管最初都是截止的，輸入為D的NMOS管導(dǎo)通后又截止，這將使該管源極節(jié)點(diǎn)電容C1充電至高電平當(dāng)所有輸入高電平時(shí)，此時(shí)輸入為D的NMOS管的源極仍為高電平，C1通過(guò)柵極信號(hào)分別為A、B、C的各個(gè)N型管進(jìn)行放電，后輸入為D的N型管才逐漸導(dǎo)通，因此這個(gè)門的導(dǎo)通時(shí)間比其它的長(zhǎng)為減小襯偏調(diào)制效應(yīng)，減小內(nèi)部電阻；對(duì)N型管則多采用并聯(lián)方式。N>P在襯偏調(diào)制效應(yīng)方面源漏電容方面在某種或非門版圖中,把兩個(gè)漏區(qū)合并在一起,從而減小了輸出端電容;兩個(gè)源極并聯(lián)接到地線會(huì)增加地線的電容,但這并不影響輸出的開關(guān)速度考慮到源漏電容效應(yīng)和襯偏調(diào)制效應(yīng),應(yīng)盡可能把最大的電容節(jié)點(diǎn)安置在靠近電源線和地線的地方凡是這些電容起主導(dǎo)作用的場(chǎng)合,優(yōu)化版圖可以產(chǎn)生工作速度較快的電路電荷的再分配￠為高電平,輸入為低電平,節(jié)點(diǎn)3放電,而輸出端預(yù)充電到高電平.當(dāng)時(shí)鐘變?yōu)榈碗娖綍r(shí),輸出端維持原來(lái)充電的高電平,此后,如輸入變?yōu)楦唠娖?電容C3將充電,輸出電壓將減小為:電荷的再分配解決辦法提高輸出電容C0/CI的比值,至少10:1輸出端附加一電容采用或非結(jié)構(gòu)對(duì)內(nèi)部節(jié)點(diǎn)電容單獨(dú)進(jìn)行預(yù)充電施密特觸發(fā)器輸出特性曲線象磁滯回線前觸發(fā)電壓V+是輸入電壓增加過(guò)程中引起電路翻轉(zhuǎn)動(dòng)作的觸發(fā)電壓后觸發(fā)