《計(jì)算機(jī)組成原理》 課件 第5、6章 時(shí)序邏輯電路、計(jì)算機(jī)執(zhí)行程序的過(guò)程

第5章時(shí)序邏輯電路5.1 時(shí)序電路與時(shí)序機(jī)5.2觸發(fā)器5.3 同步時(shí)序電路的分析與設(shè)計(jì)5.4常用的同步時(shí)序電路在組合電路中加入用來(lái)存儲(chǔ)電路歷史信息（稱為狀態(tài)）的存儲(chǔ)元件即可構(gòu)成時(shí)序電路。時(shí)序電路與組合電路的主要差別是：組合電路的輸出只與當(dāng)前的輸入有關(guān)；而時(shí)序電路的輸出不僅與當(dāng)前的輸入有關(guān)，而且還與當(dāng)時(shí)的狀態(tài)有關(guān)。時(shí)序電路分為同步時(shí)序電路和異步時(shí)序電路。同步時(shí)序電路的特點(diǎn)電路有統(tǒng)一的時(shí)鐘脈沖，在次態(tài)函數(shù)(又稱激勵(lì)函數(shù))的控制下，只有當(dāng)時(shí)鐘脈沖到達(dá)時(shí)電路的狀態(tài)才發(fā)生改變；新的狀態(tài)一旦建立，又形成新的激勵(lì)，但直到下一個(gè)時(shí)鐘脈沖到達(dá)之前電路的狀態(tài)不會(huì)發(fā)生新的變化。同步時(shí)序電路工作穩(wěn)定、可靠，而且分析和設(shè)計(jì)較為簡(jiǎn)單。這一章我們只介紹同步時(shí)序電路。組合電路的結(jié)構(gòu)和特點(diǎn)

組合電路的結(jié)構(gòu)模型x1，x2，…，xn為某一時(shí)刻的輸入；Z1，Z2，…，Zm為該時(shí)刻的輸出。組合電路的邏輯功能可用下列輸出函數(shù)集來(lái)描述

Zi＝fi

(x1，x2，…，xn）（i＝1，2，…，m）5.1時(shí)序電路與時(shí)序機(jī)5.1.1時(shí)序電路的結(jié)構(gòu)和特點(diǎn)時(shí)序電路與時(shí)序機(jī)組合電路的特點(diǎn)：電路在任何時(shí)刻的輸出Zi僅與該時(shí)刻的輸入x1，x2，…，xn有關(guān)，而與該時(shí)刻以前的輸入無(wú)關(guān)。時(shí)序電路由組合電路和存儲(chǔ)元件兩部分構(gòu)成兩組輸入和兩組輸出輸入x1，x2，…，xn：時(shí)序電路的外部輸入輸入y1，y2，…，yk：時(shí)序電路的內(nèi)部輸入（存儲(chǔ)元件的輸出反饋到組合電路的輸入）輸出Z1，Z2，…，Zm：時(shí)序電路的外部輸出輸出Y1，Y2，…，Yp：時(shí)序電路的內(nèi)部輸出時(shí)序電路與時(shí)序機(jī)時(shí)序電路與時(shí)序機(jī)狀態(tài)：用來(lái)表示時(shí)序電路的過(guò)去屬性。y1，y2，…，yk為時(shí)序電路的現(xiàn)態(tài)時(shí)序電路的外部輸出Zi和內(nèi)部輸出Yj是當(dāng)前輸入x和現(xiàn)態(tài)y的函數(shù)：

Zi＝fi

(x1，x2，…，xn；y1，y2，…，yk），i＝1，2，…，mYj＝gj

(x1，x2，…，xn；y1，y2，…，yk)，j＝1，2，…，pZi：輸出函數(shù)Yj：激勵(lì)函數(shù)或次態(tài)函數(shù)。時(shí)序電路的輸出不僅與該時(shí)刻的輸入有關(guān)，而且還與當(dāng)時(shí)的狀態(tài)有關(guān)。（時(shí)序電路的主要特點(diǎn)）時(shí)序電路與時(shí)序機(jī)組合電路時(shí)序電路電路特性輸出只與當(dāng)前輸入有關(guān)輸出與當(dāng)前輸入和狀態(tài)有關(guān)電路結(jié)構(gòu)不含存儲(chǔ)元件含存儲(chǔ)元件函數(shù)描述用輸出函數(shù)描述用輸出函數(shù)和次態(tài)函數(shù)描述組合電路和時(shí)序電路的區(qū)別時(shí)序電路與時(shí)序機(jī)有限狀態(tài)機(jī)或有限自動(dòng)機(jī)時(shí)序機(jī)是這樣一個(gè)系統(tǒng)，它可以用五個(gè)參量來(lái)表征：M＝（Ｉ，Ｏ，Ｑ，Ｎ，Ｚ）Ｉ：時(shí)序機(jī)的輸入字母有限非空集合Ｏ：時(shí)序機(jī)的輸出字母有限非空集合Ｑ：時(shí)序機(jī)的內(nèi)部狀態(tài)有限非空集合Ｎ：時(shí)序機(jī)的次態(tài)函數(shù)表示輸入及狀態(tài)到次態(tài)的映射，即Ｉ×Ｑ

Ｑ5.1.2時(shí)序機(jī)的定義時(shí)序電路與時(shí)序機(jī)Z：時(shí)序機(jī)的輸出函數(shù)

它有兩種情況：若輸出函數(shù)Ｚ是輸入和狀態(tài)的函數(shù)，

即Ｚ：Ｉ×Ｑ

Ｏ，那么該時(shí)序機(jī)稱米利（Mea1y）型時(shí)序機(jī)。若輸出函數(shù)Z僅是其狀態(tài)的函數(shù)，

即Ｚ：Ｑ

Ｏ，那么該時(shí)序機(jī)稱穆?tīng)枺∕oore）型時(shí)序機(jī)。時(shí)序電路與時(shí)序機(jī)狀態(tài)表：用表格方式來(lái)描述時(shí)序機(jī)的輸入、狀態(tài)和輸出之間的關(guān)系。狀態(tài)圖：用圖解方式來(lái)描述時(shí)序機(jī)的輸入、狀態(tài)和輸出之間的關(guān)系。Mealy機(jī)的狀態(tài)表和狀態(tài)圖Mealy機(jī)的狀態(tài)表和狀態(tài)圖反映了時(shí)序機(jī)的輸出與它的輸入以及現(xiàn)態(tài)之間的關(guān)系。狀態(tài)表5.1.3時(shí)序機(jī)的狀態(tài)圖和狀態(tài)表時(shí)序電路與時(shí)序機(jī)時(shí)序機(jī)的輸入I：I1，I2，…，In時(shí)序機(jī)的內(nèi)部狀態(tài)Q：q1，q2，…，qk

qi行和Ij列（i

＝1，…，k；j＝1，…，n）相交處的項(xiàng)表示當(dāng)時(shí)序機(jī)處于狀態(tài)qi并在輸入Ij時(shí)的下一狀態(tài)和輸出，這個(gè)項(xiàng)表示成N(qi，Ij)、Z(qi，Ij)，這里N和Z分別是時(shí)序機(jī)的次態(tài)函數(shù)和輸出函數(shù)。

I

QI1…Inq1N(q1，I1)，Z(q1，I1)…N(q1，In)，Z(q1，In)┇┇┇qkN(qk，I1)，Z(qk，I1)…N(qk，In)，Z(qk，In)時(shí)序電路與時(shí)序機(jī)狀態(tài)圖小圓圈表示狀態(tài)qi有向箭頭表示狀態(tài)轉(zhuǎn)換的方向，并在箭頭上標(biāo)上Ij／Zk，它表示在輸入值Ij的情況下，狀態(tài)由qi轉(zhuǎn)換到下一狀態(tài)qi＋1時(shí)，其輸出為Zk。時(shí)序電路與時(shí)序機(jī)同步時(shí)序電路而言，只有在時(shí)鐘脈沖作用下才發(fā)生狀態(tài)的轉(zhuǎn)換。在某時(shí)鐘脈沖到達(dá)以前電路所處的狀態(tài)稱為電路對(duì)該時(shí)鐘脈沖的現(xiàn)態(tài)；而把該時(shí)鐘脈沖到達(dá)之后電路的狀態(tài)稱為電路對(duì)該時(shí)鐘脈沖的次態(tài)。對(duì)Mea1y型時(shí)序電路來(lái)說(shuō)，當(dāng)輸入發(fā)生變化時(shí)，輸出立即跟著變化，而電路狀態(tài)要等到下一時(shí)鐘脈沖到達(dá)后才發(fā)生變化，狀態(tài)變化后，輸出再次隨之發(fā)生變化。時(shí)序電路與時(shí)序機(jī)Moore機(jī)的狀態(tài)表和狀態(tài)圖狀態(tài)表狀態(tài)圖

I

QI1…InZq1N(q1，I1)…N(q1，In)Z(q1)┇┇┇┇qkN(qk，I1)…N(qk，In)Z(qk)時(shí)序電路與時(shí)序機(jī)在組合電路中，如果一個(gè)布爾函數(shù)的真值表中所有輸出值都是確定的，則此函數(shù)稱為完全定義函數(shù)；否則，稱為不完全定義函數(shù)。在時(shí)序電路中，如果一個(gè)時(shí)序機(jī)的狀態(tài)表中所有的次態(tài)／輸出都是確定的，則此時(shí)序機(jī)稱為完全定義機(jī)；否則，稱為不完全定義機(jī)。5.1.4完全定義機(jī)和不完全定義機(jī)時(shí)序電路與時(shí)序機(jī)例如：一個(gè)模6二進(jìn)制加1、減1計(jì)數(shù)器，其狀態(tài)表如表所示。表中：當(dāng)x=0時(shí)，進(jìn)行加1計(jì)數(shù)；當(dāng)x=1時(shí)，進(jìn)行減1計(jì)數(shù)。xQ01Zq0q1q50q1q2q00q2q3q10q3q4q20q4q5q30q5q0q41時(shí)序電路與時(shí)序機(jī)為了表示六個(gè)狀態(tài)q0～q5，至少需要三個(gè)存儲(chǔ)元件（觸發(fā)器），設(shè)用y1，y2和y3來(lái)表示。經(jīng)過(guò)二進(jìn)制編碼后的狀態(tài)表示于表。從表中可以看出，由于二進(jìn)制編碼，產(chǎn)生了兩行無(wú)定義的次態(tài)和輸出。xy1y2y301Z000001101000101000000100110010011100010010010101101010001001110ddd111ddd觸發(fā)器：一種具有記憶功能、能存儲(chǔ)二進(jìn)制信息的邏輯電路，是構(gòu)成時(shí)序邏輯電路的基本單元。又稱為雙穩(wěn)態(tài)觸發(fā)器兩個(gè)基本特征：具有兩個(gè)穩(wěn)定狀態(tài)，分別稱為“0”狀態(tài)和“1”狀態(tài)。分別表示一位二進(jìn)制代碼0和1在沒(méi)有外界信號(hào)作用時(shí)，觸發(fā)器維持原來(lái)的穩(wěn)定狀態(tài)不變。在一定的外界信號(hào)作用下，觸發(fā)器可以從一個(gè)穩(wěn)定狀態(tài)轉(zhuǎn)變到另一個(gè)穩(wěn)定狀態(tài)。

5.2觸發(fā)器觸發(fā)器外界信號(hào)的作用稱為觸發(fā)。觸發(fā)器從一個(gè)穩(wěn)態(tài)轉(zhuǎn)變到另一個(gè)穩(wěn)態(tài)的過(guò)程，稱為

翻轉(zhuǎn)。按照邏輯功能的不同分為：RS觸發(fā)器、JK觸發(fā)器、T觸發(fā)器和D觸發(fā)器等5.2.1基本RS觸發(fā)器電路結(jié)構(gòu)最簡(jiǎn)單的一種觸發(fā)器，是構(gòu)成其他觸發(fā)器的基礎(chǔ)。由兩個(gè)兩輸入與非門的輸入輸出端交叉連接邏輯圖和邏輯符號(hào)觸發(fā)器Q：觸發(fā)器的“1”輸出端（簡(jiǎn)稱“1”端）：觸發(fā)器的“0”端Q=1時(shí)稱觸發(fā)器為“1”態(tài)；Q=0時(shí)稱觸發(fā)器為“0”態(tài)。在正常情況下，Q與端的輸出狀態(tài)總是彼此互補(bǔ)的。觸發(fā)器的兩個(gè)輸入端和分別稱為置1端和置0端。觸發(fā)器基本RS觸發(fā)器的功能表和：觸發(fā)器的輸入信號(hào)Qn：觸發(fā)器接收信號(hào)之前的狀態(tài)（現(xiàn)態(tài)）Qn+1：觸發(fā)器接收信號(hào)之后的狀態(tài)（次態(tài)）

Qn+1功能00011011不正常10Qn不允許置1置0保持觸發(fā)器根據(jù)基本RS觸發(fā)器的真值表，可以得到次態(tài)Qn+1、現(xiàn)態(tài)Qn

、輸入的邏輯關(guān)系表達(dá)式為：觸發(fā)器的特征方程（狀態(tài)方程或次態(tài)方程）觸發(fā)器的激勵(lì)表

Qn

Qn+1

00011011d110011d觸發(fā)器受時(shí)鐘控制的觸發(fā)器統(tǒng)稱為同步觸發(fā)器或鐘控觸發(fā)器用一個(gè)同步信號(hào)來(lái)指揮電路各部分協(xié)調(diào)動(dòng)作，該信號(hào)又稱為時(shí)鐘脈沖信號(hào)，簡(jiǎn)稱時(shí)鐘，用CP（ClockPulse）表示。電路中的觸發(fā)器只有在時(shí)鐘脈沖到來(lái)時(shí)，才按照輸入信號(hào)改變狀態(tài)。同步RS觸發(fā)器的邏輯圖和邏輯符號(hào)S：置1端R：置0端5.2.2同步RS觸發(fā)器觸發(fā)器SRQn+1功能00011011Qn01不正常保持置0置1不允許同步RS觸發(fā)器功能表觸發(fā)器邏輯符號(hào)和時(shí)序圖5.2.3JK觸發(fā)器觸發(fā)器JK觸發(fā)器的邏輯功能與激勵(lì)表特性方程

（CP下降沿到來(lái)后有效）JKQnQn+100000011010001101001101111011110QnQn+1JK000d011d10d111d0激勵(lì)表觸發(fā)器在CP操作下，根據(jù)輸入信號(hào)D，具有置0、置1功能的電路，稱為D型觸發(fā)器。邏輯符號(hào)和時(shí)序圖5.2.4D觸發(fā)器觸發(fā)器邏輯功能與激勵(lì)表特性方程為Qn+1=D（CP上升沿到來(lái)后有效）DQnQn+1000010101111QnQn+1D000011100111觸發(fā)器在CP操作下，根據(jù)輸入信號(hào)T的不同，具有保持和翻轉(zhuǎn)功能的電路，稱為T型觸發(fā)器。邏輯符號(hào)和時(shí)序圖5.2.5T觸發(fā)器觸發(fā)器T觸發(fā)器是由JK觸發(fā)器演變而來(lái)，即J、K相連作為信號(hào)輸入端T。因此其特性方程也可以由JK觸發(fā)器的特性方程得出：（CP上升沿到來(lái)后有效）激勵(lì)表QnQn+1T000011101110設(shè)計(jì)一個(gè)同步時(shí)序電路，一般可按如下步驟進(jìn)行：根據(jù)邏輯問(wèn)題的文字描述，建立原始狀態(tài)表。采用狀態(tài)化簡(jiǎn)方法，化簡(jiǎn)原始狀態(tài)表。這一步得到一個(gè)用字符表示狀態(tài)的簡(jiǎn)化狀態(tài)表。進(jìn)行狀態(tài)分配（或狀態(tài)賦值）。即給予簡(jiǎn)化狀態(tài)表中每個(gè)符號(hào)狀態(tài)以二進(jìn)制代碼表示，這一步得到一個(gè)二進(jìn)制狀態(tài)表。根據(jù)二進(jìn)制狀態(tài)表和選用的觸發(fā)器的激勵(lì)表，求電路的激勵(lì)函數(shù)和輸出函數(shù)。5.2同步時(shí)序邏輯電路的分析與設(shè)計(jì)同步時(shí)序邏輯電路的分析與設(shè)計(jì)根據(jù)激勵(lì)函數(shù)和輸出函數(shù)表達(dá)式，畫(huà)出所要求的邏輯圖。

同步時(shí)序電路的分析過(guò)程的主要步驟如下：根據(jù)給定的時(shí)序電路，寫(xiě)出觸發(fā)器的輸入激勵(lì)函數(shù)表達(dá)式以及電路的輸出函數(shù)表達(dá)式，并由此畫(huà)出激勵(lì)矩陣和輸出矩陣。利用觸發(fā)器的激勵(lì)表（或狀態(tài)表），將激勵(lì)矩陣轉(zhuǎn)換成Y矩陣。并與輸出Z矩陣合并，得到Y(jié)-Z矩陣。由Y-Z矩陣列出狀態(tài)表，并畫(huà)出狀態(tài)圖。根據(jù)狀態(tài)表或狀態(tài)圖，可作出網(wǎng)絡(luò)的時(shí)間圖或文字描述。同步時(shí)序邏輯電路的分析與設(shè)計(jì)建立狀態(tài)表需要確定三個(gè)問(wèn)題電路應(yīng)該包括幾個(gè)狀態(tài)狀態(tài)之間如何進(jìn)行轉(zhuǎn)換怎樣產(chǎn)生輸出建立原始狀態(tài)表可以先借助于原始狀態(tài)圖，畫(huà)出原始狀態(tài)圖以后再列出原始狀態(tài)表。畫(huà)原始狀態(tài)圖的過(guò)程首先假定一個(gè)初始狀態(tài)q1；從這個(gè)初始狀態(tài)q1開(kāi)始，每加入一個(gè)輸入，就可確5.3.1建立原始狀態(tài)表同步時(shí)序邏輯電路的分析與設(shè)計(jì)定其次態(tài)和輸出；該次態(tài)可能是現(xiàn)態(tài)本身，也可能是已有的另一個(gè)狀態(tài)，或是新增加的一個(gè)狀態(tài)。繼續(xù)這個(gè)過(guò)程，直到每一個(gè)現(xiàn)態(tài)向其次態(tài)的轉(zhuǎn)換都已被考慮到，并且不再構(gòu)成新的狀態(tài)。輸入也要考慮到各種可能取值。同步時(shí)序邏輯電路的分析與設(shè)計(jì)例列出一個(gè)模5加1和加2計(jì)數(shù)器的狀態(tài)表。五個(gè)狀態(tài)：q0～q4，以分別記住所輸入的脈沖個(gè)數(shù)。一個(gè)控制輸入x

（假定x＝0為加1，x＝1為加2）

輸出Z

為計(jì)滿5時(shí)的進(jìn)位（即溢出）信號(hào)xQ01q0q1,0q2,0q1q2,0q3,0q2q3,0q4,0q3q4,0q0,1q4q0,1q1,1狀態(tài)表狀態(tài)圖同步時(shí)序邏輯電路的分析與設(shè)計(jì)例

設(shè)計(jì)一個(gè)“01”序列檢測(cè)器。該電路有一個(gè)輸入x和一個(gè)輸出Z。輸入x為一串隨機(jī)信號(hào)，當(dāng)其中出現(xiàn)“01”序列時(shí)，檢測(cè)器能識(shí)別出來(lái)，并產(chǎn)生輸出信號(hào)Z=1；對(duì)于其它輸入情況，輸出均為0．例如輸入序列10011010001輸出序列00010010001同步時(shí)序邏輯電路的分析與設(shè)計(jì)例設(shè)計(jì)一個(gè)“111”序列檢測(cè)器。該電路有一個(gè)輸入x和一個(gè)輸出Z。輸入x為一連串隨機(jī)信號(hào)，每當(dāng)其中出現(xiàn)有三個(gè)或三個(gè)以上連續(xù)脈沖時(shí)，檢測(cè)器輸出為1；其它情況，輸出均為。例如輸入序列101100111011110輸出序列000000001000110同步時(shí)序邏輯電路的分析與設(shè)計(jì)基本原理：如果所設(shè)置的兩個(gè)狀態(tài)，對(duì)任一輸入序列產(chǎn)生的輸出序列完全相同，則這兩個(gè)狀態(tài)可以合并為一個(gè)狀態(tài)。例如，上一小節(jié)的“111”序列檢測(cè)器的狀態(tài)表

表中，狀態(tài)C和D在現(xiàn)輸入x為0或?yàn)?的情況下，所產(chǎn)生的輸出分別相同，即

Z（C，0）＝Z（D，0）＝0，Z（C，1）＝Z（D，1）＝1且所建立的次態(tài)也分別相同，即

N（C，0）＝N（D，0）＝A，N（C,1）＝N（D，1）＝D5.3.2狀態(tài)表的化簡(jiǎn)一、狀態(tài)表化簡(jiǎn)的基本原理同步時(shí)序邏輯電路的分析與設(shè)計(jì)表中的狀態(tài)C和D可以合并為一個(gè)狀態(tài)。這樣，原始狀態(tài)表可化簡(jiǎn)為三個(gè)狀態(tài)的狀態(tài)表：xy01AA,0B,0BA,0C,0CA,0C,1同步時(shí)序邏輯電路的分析與設(shè)計(jì)例

化簡(jiǎn)下表所示的原始狀態(tài)表。狀態(tài)B和C：在現(xiàn)輸入x為0或?yàn)?下，它們所產(chǎn)生的輸出分別相同，即Z（B，0）＝Z（C，0）＝1，Z(B，1）＝Z（C，1）＝0建立的次態(tài)在x=1時(shí)是相同的，即都為E；xy01AC,1B,0BC,1E,0CB,1E,0DD,1B,1EE,1B,1同步時(shí)序邏輯電路的分析與設(shè)計(jì)在x=0時(shí)分別等于對(duì)方的現(xiàn)態(tài)，即次態(tài)為現(xiàn)態(tài)的交錯(cuò)，可表示為

N（B，0）=C，N（C，0）=B狀態(tài)B和C滿足上述狀態(tài)合并的條件。狀態(tài)D和E：在現(xiàn)輸入x為0或?yàn)?下，它們所產(chǎn)生的輸出分別相同。而所建立的次態(tài)在x＝1時(shí)是相同的，在x=0時(shí)分別等于現(xiàn)態(tài)本身，即

N（D，0）=D，N（E，0）=E在這種情況下，同樣滿足狀態(tài)合并的條件。

同步時(shí)序邏輯電路的分析與設(shè)計(jì)設(shè)狀態(tài)B和C合并為狀態(tài)q1，D和E合并為狀態(tài)q2，且令狀態(tài)A為狀態(tài)q0，記為q0={A}，q1={B，C}，q2={D，E}簡(jiǎn)化后的狀態(tài)表：xy01q0q1,1q1,0q1q1,1q2,0q2q2,1q1,1同步時(shí)序邏輯電路的分析與設(shè)計(jì)例

化簡(jiǎn)下表所示的原始狀態(tài)表。狀態(tài)C和F：不論輸入x為0或?yàn)?，它們所產(chǎn)生的輸出分別相同。當(dāng)x=0時(shí)，它們所建立的次態(tài)也相同；但當(dāng)x＝1時(shí)，它們所建立的次態(tài)卻不同。

xy01AE,0D,0BA,1F,0CC,0A,1DB,0A,0ED,1C,0FC,0D,1同步時(shí)序邏輯電路的分析與設(shè)計(jì)N（C，1）＝A，N（F，1）＝D因此，狀態(tài)C和F能否合并取決于狀態(tài)A和D能否合并。為此，需要進(jìn)一步追蹤A和D是否滿足合并條件。由表可知，不論輸入x為0或?yàn)?，由現(xiàn)態(tài)A和D所產(chǎn)生的輸出分別相同。當(dāng)x＝1時(shí)，它們所建立的次態(tài)為現(xiàn)態(tài)的交錯(cuò)；但當(dāng)x＝0時(shí)，它們所建立的次態(tài)卻不同：N（A，0）＝E，N（D，0）＝B因此，狀態(tài)A和D能否合并取決于狀態(tài)E和B能否合并。為此，需繼續(xù)追蹤B和E是否滿足合并條件?？芍?，不論輸入x為0或?yàn)?，由現(xiàn)態(tài)B和E產(chǎn)生的輸出分別相同。當(dāng)x=0時(shí)，它們所建立的次態(tài)不同：

N（B，0）＝A，N（E，0）＝D同步時(shí)序邏輯電路的分析與設(shè)計(jì)當(dāng)x＝1時(shí)，它們所建立的次態(tài)也不同：N（B，1）＝F，N（E，1）＝C因此，狀態(tài)B和E能否合并取決于狀態(tài)A和D及狀態(tài)C和F能否合并。至此，我們發(fā)現(xiàn)狀態(tài)CF，AD及BE能否各自合并，出現(xiàn)如下循環(huán)關(guān)系：同步時(shí)序邏輯電路的分析與設(shè)計(jì)顯然，由于這個(gè)循環(huán)中的各對(duì)狀態(tài)，在不同的現(xiàn)輸入下所產(chǎn)生的輸出是分別相同的，因而從循環(huán)中的某一狀態(tài)對(duì)出發(fā)，都能保證在所有的輸入序列下所產(chǎn)生的輸出序列均相同。因此，循環(huán)中的各對(duì)狀態(tài)是可以合并的。令

q1=｛A，D｝，q2={B，E}，q3={C，F(xiàn)}得簡(jiǎn)化后的狀態(tài)表：xy01q1q2,0q1,0q2q1,1q3,0q3q3,0q1,1同步時(shí)序邏輯電路的分析與設(shè)計(jì)狀態(tài)表中兩個(gè)狀態(tài)可以合并為一個(gè)狀態(tài)的條件，歸納如下：在任一現(xiàn)輸入下，現(xiàn)輸出分別相同；在所有不同的現(xiàn)輸入下，次態(tài)分別為下列情況之一：兩個(gè)次態(tài)完全相同；兩個(gè)次態(tài)為其現(xiàn)態(tài)本身或交錯(cuò)；兩個(gè)次態(tài)的某一后繼狀態(tài)可以合并；兩個(gè)次態(tài)為狀態(tài)對(duì)循環(huán)中的一個(gè)狀態(tài)對(duì)。同步時(shí)序邏輯電路的分析與設(shè)計(jì)等價(jià)的概念等價(jià)狀態(tài)設(shè)qa和qb是時(shí)序機(jī)狀態(tài)表的兩個(gè)狀態(tài)，如果從qa和qb開(kāi)始，任何加到時(shí)序機(jī)上的輸入序列均產(chǎn)生相同的輸出序列，則稱狀態(tài)qa和qb為等價(jià)狀態(tài)或等價(jià)狀態(tài)對(duì)。記為（qa，qb）或{qb，qa}

等價(jià)狀態(tài)的傳遞性若狀態(tài)q1和q2等價(jià)，狀態(tài)q2和q3等價(jià)，則狀態(tài)q1和q3也等價(jià)。（q1

，q2），

（q2

，q3）

（q1

，q3）二、完全定義機(jī)狀態(tài)表的化簡(jiǎn)方法同步時(shí)序邏輯電路的分析與設(shè)計(jì)等價(jià)類

彼此等價(jià)的狀態(tài)集合，稱為等價(jià)類。例如，若有（q1，q2）和（q2，q3），根據(jù)等價(jià)狀態(tài)的傳遞性，則有等價(jià)類（q1，q2，q3）。

最大等價(jià)類

若一個(gè)等價(jià)類不是任何別的等價(jià)類的子集，則此等價(jià)類稱為最大等價(jià)類。狀態(tài)表化簡(jiǎn)的根本任務(wù)在于從原始狀態(tài)表中找出最大等價(jià)類。化簡(jiǎn)方法——隱含表法基本思想：先對(duì)原始狀態(tài)表中的各狀態(tài)進(jìn)行兩兩比較，找出等價(jià)狀態(tài)對(duì)；然后利用等價(jià)的傳遞性，得到等價(jià)類；最后確定一組等價(jià)類，以建立最簡(jiǎn)狀態(tài)表。具體步驟：畫(huà)隱含表設(shè)原始狀態(tài)表有n個(gè)狀態(tài)q1～qn，在隱含表的水平方向標(biāo)以狀態(tài)q1，q2，…，qn-1，垂直方向標(biāo)以q2

，q3，…，qn。隱含表中的每一個(gè)小方格表示一個(gè)狀態(tài)對(duì)（qi，qj)。同步時(shí)序邏輯電路的分析與設(shè)計(jì)順序比較。順序比較隱含表中各狀態(tài)之間的關(guān)系，比較結(jié)果有三種情況：qi和qj輸出完全相同，次態(tài)也相同、或者為現(xiàn)態(tài)本身或者交錯(cuò)，表示qi和qj等價(jià)，在隱含表對(duì)應(yīng)方格內(nèi)標(biāo)以“√”。qi和qj輸出不相同，表示qi和qj不等價(jià)，在對(duì)應(yīng)方格內(nèi)標(biāo)以“×”。qi和qj輸出完全相同，但其次態(tài)既不相同，又不交錯(cuò)，表示qi和qj是否等價(jià)，還待進(jìn)一步考察，在對(duì)應(yīng)方格內(nèi)標(biāo)以qi和qj的次態(tài)對(duì)。關(guān)聯(lián)比較。若后續(xù)狀態(tài)對(duì)等價(jià)或出現(xiàn)循環(huán)，則這些狀態(tài)對(duì)都是等價(jià)的；若后續(xù)狀態(tài)對(duì)中出現(xiàn)不等價(jià)，則在它以前的狀態(tài)對(duì)都是不等價(jià)的。同步時(shí)序邏輯電路的分析與設(shè)計(jì)列最大等價(jià)類，作最簡(jiǎn)狀態(tài)表。關(guān)聯(lián)比較后，可以確定哪些狀態(tài)是“等價(jià)對(duì)”，再由等價(jià)對(duì)構(gòu)成“等價(jià)類”和“最大等價(jià)類”。不與其它任何狀態(tài)等價(jià)的單個(gè)狀態(tài)也是一個(gè)最大等價(jià)類。每個(gè)最大等價(jià)類可以合并為一個(gè)狀態(tài)，并以一個(gè)新符號(hào)表示。由一組新符號(hào)構(gòu)成的狀態(tài)表，便是所求的最簡(jiǎn)狀態(tài)表。例化簡(jiǎn)下圖所示的原始狀態(tài)表。（1）畫(huà)隱含表（2)順序比較（3）關(guān)聯(lián)比較（4）列最大等價(jià)類

（A，D），（B），（C）令

a＝｛A，D｝，b＝｛B｝，c＝{C}xy01AD,0B,0BD,0C,0CD,0C,1DD,0B,0例

化簡(jiǎn)下圖的原始狀態(tài)表。（1）畫(huà)隱含表

（2）順序比較（3）關(guān)聯(lián)比較考察狀態(tài)q1和q2的后繼狀態(tài)，出現(xiàn)如下循環(huán)關(guān)系：xyI1I2I3q1q3,0q4,0q2,0q2q2,0q4,0q3,0q3q2,0q5,0q1,0q4q1,1q6,1q6,0q5q2,1q6,2q6,0q6q1,1q5,1q4,1由于在循環(huán)鏈中各狀態(tài)對(duì)的輸出都是相同的，所以得到下列等價(jià)狀態(tài)對(duì)：（q1，q2），

（q2，q3），

（q4

，q5）由隱含表可看出，由于q2

、q3

和q4、q5

等價(jià)，因而q1，q3也是等價(jià)的。（4）列最大等價(jià)類。由關(guān)聯(lián)比較結(jié)果可得到最大等價(jià)類為：（q1，q2，q3），

（q4

，q5），（q6

）令

A={q1,q2,q3}，B={q4,q5}，C={q6}同步時(shí)序邏輯電路的分析與設(shè)計(jì)相容的概念相容狀態(tài)

設(shè)qi和qj是不完全定義機(jī)狀態(tài)表中的兩個(gè)狀態(tài)，如果它們的輸出和次態(tài)在兩者有定義時(shí)滿足前面敘述的兩個(gè)合并條件，則稱qi和qj是相容狀態(tài)，或稱相容狀態(tài)對(duì)。

相容狀態(tài)無(wú)傳遞性若狀態(tài)qi和qj相容，狀態(tài)qj和qk相容，則狀態(tài)qi和qk不一定相容。

相容類

所有狀態(tài)之間都是兩兩相容的狀態(tài)集合。最大相容類

若一個(gè)相容類不是任何其它相容類的子集時(shí)，則稱此相容類為最大相容類。三、不完全定義機(jī)狀態(tài)表的化簡(jiǎn)方法同步時(shí)序邏輯電路的分析與設(shè)計(jì)例如：表為一個(gè)不完全定義機(jī)狀態(tài)表。

狀態(tài)A和B為相容狀態(tài)，B和C也為相容狀態(tài)，A和C就

不是相容狀態(tài)。xy01AB,0d,0BA,dB,0Cd,1B,0DC,1D,d同步時(shí)序邏輯電路的分析與設(shè)計(jì)狀態(tài)合并圖法從相容狀態(tài)方便地找到最大相容類先將原始狀態(tài)表中的每個(gè)狀態(tài)以“點(diǎn)”的形式分布在一個(gè)圓周上，然后把各個(gè)相容狀態(tài)的兩個(gè)“點(diǎn)”用直線連起來(lái)，那么所得到的各“點(diǎn)”間都有連線的“多邊形”就是一個(gè)相容類。如果這個(gè)相容類不包含在任何其它相容類之中，它就是一個(gè)最大相容類。同步時(shí)序邏輯電路的分析與設(shè)計(jì)例如：設(shè)有一個(gè)不完全定義機(jī)的狀態(tài)表如圖所示。由表可找到相容狀態(tài)對(duì)為（q1

，q2），（q1，q3)，（q3，q4)，（q1，q4），（q2，q4）求得下列兩個(gè)相容類：

（q1，q2，q4）

（q1，q3，q4）同步時(shí)序邏輯電路的分析與設(shè)計(jì)化簡(jiǎn)方法一一隱含表法畫(huà)隱含表，尋找相容狀態(tài)對(duì)。逐

一判別狀態(tài)表中每對(duì)狀態(tài)qi和qj的相容關(guān)系，判別結(jié)果有三種情況：若qi和qj兩個(gè)狀態(tài)對(duì)應(yīng)的輸出（除隨意項(xiàng)外）不相同，則表示這兩個(gè)狀態(tài)不相容，在隱含表的相應(yīng)方格中標(biāo)以“×”號(hào)。

若qi和qj的輸出（除隨意項(xiàng)外）相同，且次態(tài)相同、交錯(cuò)，或者包含隨意項(xiàng)，則表示這兩個(gè)狀態(tài)相容，在相應(yīng)的方格內(nèi)標(biāo)以“√”號(hào)。同步時(shí)序邏輯電路的分析與設(shè)計(jì)若qi和qj的輸出（除隨意項(xiàng)外）相同，但次態(tài)尚不能直接確定是否相容，則表示這兩個(gè)狀態(tài)是否相容，還待進(jìn)一步考察，在對(duì)應(yīng)的方格內(nèi)填入其對(duì)應(yīng)的不同次態(tài)對(duì)，這是其相容的條件。此時(shí)，利用隱含表繼續(xù)追蹤待定次態(tài)對(duì)。如果后續(xù)狀態(tài)對(duì)相容或出現(xiàn)循環(huán)，則這些狀態(tài)對(duì)都是相容的；如果后續(xù)狀態(tài)對(duì)出現(xiàn)不相容，則這些狀態(tài)對(duì)都是不相容的。畫(huà)狀態(tài)合并圖，找最大相容類。作最小化狀態(tài)表。任務(wù)：要從上面求得的最大相容類（或相容類）中選出一組能覆蓋原始狀態(tài)表全部狀態(tài)且個(gè)數(shù)最少的相容類。這一組相容類必須滿足如下三個(gè)條件：同步時(shí)序邏輯電路的分析與設(shè)計(jì)覆蓋性。即該組相容類應(yīng)能覆蓋原始狀態(tài)表的全部狀態(tài)。最小性。即該組相容類的數(shù)目應(yīng)為最小。

閉合性。即該組相容類中的任一個(gè)相容類，它在原始狀態(tài)表中任一輸入下產(chǎn)生的次態(tài)應(yīng)該屬于該組內(nèi)的某一個(gè)相容類。

選出這組滿足上述三條件的相容類后，每個(gè)相容類用一個(gè)狀態(tài)符號(hào)表示。這樣，由這組狀態(tài)就可以構(gòu)成最小化狀態(tài)表。例

化簡(jiǎn)圖所示的原始狀態(tài)表。（1）畫(huà)隱含表，找相容狀態(tài)對(duì)。

（q1,q3

），（q2，q6

），（q3，q5），（q1，q5），（q2，q4），（q4

，q6

）（2）畫(huà)合并圖，找最大相容類。相容類如下：

(q1，q3

，q5)，（q2，q4，q6

）（3）作最小化狀態(tài)表。

同步時(shí)序邏輯電路的分析與設(shè)計(jì)選擇（q1，q3

，q5）和（q2，q4，q6）這兩個(gè)相容類，它們覆蓋了原始狀態(tài)表的全部狀態(tài)；而且每個(gè)相容類在任一輸入下次態(tài)屬于這兩個(gè)相容類中某一個(gè)；此外，這兩個(gè)相容類不能再少了。因此，它們滿足覆蓋、閉合和最小三個(gè)條件。令q1‘＝{q1，q3

，q5}，q2’＝{q2，q4，q6}，作出最小優(yōu)化狀態(tài)表。同步時(shí)序邏輯電路的分析與設(shè)計(jì)例

化簡(jiǎn)圖所示的原始狀態(tài)表。（1）畫(huà)隱含表，找相容狀態(tài)對(duì)。

（q1，q2），（q1，q3），（q1，q4），（q1，q5），（q2，q3），（q3，q4），（q4，q5）

（2）畫(huà)狀態(tài)合并圖，找最大相容類。

（q1，q2，q3），（q1，q3，q4）

，（q1，q4，q5）同步時(shí)序邏輯電路的分析與設(shè)計(jì)（3）作最小狀態(tài)表令q1'＝{q1，q2，q3}q2'＝{q4，q5}作出最小化狀態(tài)表。同步時(shí)序邏輯電路的分析與設(shè)計(jì)狀態(tài)分配（或稱狀態(tài)編碼、狀態(tài)賦值）：給最簡(jiǎn)狀態(tài)表中的每個(gè)符號(hào)狀態(tài)，指定一個(gè)二進(jìn)制代碼，形成二進(jìn)制狀態(tài)表。任務(wù)是要解決兩個(gè)問(wèn)題：根據(jù)簡(jiǎn)化狀態(tài)表給定的狀態(tài)數(shù)，確定所需觸發(fā)器的數(shù)目；給每個(gè)狀態(tài)指定二進(jìn)制代碼，以使所設(shè)計(jì)的電路最簡(jiǎn)單。經(jīng)驗(yàn)方法：依據(jù)一定的原則，尋求接近最佳的狀態(tài)分配方案。5.3.3狀態(tài)分配同步時(shí)序邏輯電路的分析與設(shè)計(jì)思想：在選擇狀態(tài)編碼時(shí)，盡可能地使次態(tài)和輸出函數(shù)在卡諾圖上“1”的分布為相鄰，以便形成較大的圈。這種方法主要根據(jù)以下三條相鄰原則：在相同輸入條件下，次態(tài)相同，現(xiàn)態(tài)應(yīng)給于相鄰編碼。所謂相鄰編碼，是指兩個(gè)狀態(tài)的二進(jìn)制代碼僅有一位不同。在不同輸入條件下，同一現(xiàn)態(tài)，次態(tài)應(yīng)相鄰編碼。輸出完全相同，兩個(gè)現(xiàn)態(tài)應(yīng)相鄰編碼。在以上三條原則中，第一條最重要，應(yīng)優(yōu)先考慮。例

對(duì)表所示的簡(jiǎn)化狀態(tài)表進(jìn)行狀態(tài)分配。根據(jù)原則（1），q1q2，q1q3應(yīng)相鄰編碼；

根據(jù)原則（2），q3q4，q1q3，q2q4，q1q2應(yīng)相鄰編碼；

根據(jù)原則（3），q1q2，q1q3，q2q3應(yīng)相鄰編碼。

綜合上述要求，q1q2，q1q3應(yīng)給予相鄰編碼。y1和y2表示觸發(fā)器。因此，由圖得狀態(tài)編碼為：q1＝00，q2＝01，q3＝10，q4＝11xy01q1q3,0q4,0q2q3,0q1,0q3q2,0q4,0q4q1,1q2,1xy1y2010010,011,00110,000,01001,011,01100,101,1同步時(shí)序邏輯電路的分析與設(shè)計(jì)將二進(jìn)制狀態(tài)表變換成Y-Z矩；為了便于從二進(jìn)制狀態(tài)表求得函數(shù)的表達(dá)式，將這個(gè)表的變量取值按Gray碼的順序排列，這樣就變換成了卡諾圖的形式。把這種能反映函數(shù)Yi=fi(x,y)和Zi＝gi(x,y)的卡諾圖稱為Y-Z矩陣。由Y-Z矩陣變換成激勵(lì)矩陣和輸出矩陣；由激勵(lì)和輸出矩陣，求激勵(lì)函數(shù)和輸出函數(shù)。5.3.4確定激勵(lì)函數(shù)和輸出函數(shù)同步時(shí)序邏輯電路的分析與設(shè)計(jì)例如，二進(jìn)制狀態(tài)表變換成Y-Z矩陣xy1y2010010,011,00110,000,01001,011,01100,101,1xy1y2010010,011,00110,000,01100,101,11001,011,0同步時(shí)序邏輯電路的分析與設(shè)計(jì)假定選RS觸發(fā)器來(lái)實(shí)現(xiàn)表的Y-Z矩陣，則它的激勵(lì)矩陣和輸出矩陣為：xy1y2010001,d001,010101,10d0,101110,1010,0d1010,010d,01xy1y2010000010011111000同步時(shí)序邏輯電路的分析與設(shè)計(jì)例

完成

“111”序列檢測(cè)器的設(shè)計(jì)。（1）建立原始狀態(tài)表

（2）狀態(tài)化簡(jiǎn)xy01AA,0B,0BA,0C,0CA,0C,1同步時(shí)序邏輯電路的分析與設(shè)計(jì)（3）狀態(tài)分配簡(jiǎn)化狀態(tài)表共有三個(gè)狀態(tài)，所以需要用兩位觸發(fā)器y1和y2，根據(jù)狀態(tài)分配的原則，一種較好的分配方案如圖所示。

根據(jù)這狀態(tài)分配方案，A為00，B為01，C為10。于是，可得二進(jìn)制狀態(tài)表（即Y-Z矩陣）：xy1y2010000,001,00100,010,011dd,ddd,d1000,010,1同步時(shí)序邏輯電路的分析與設(shè)計(jì)（4）求激勵(lì)函數(shù)和輸出函數(shù)

若選用JK觸發(fā)器作為存儲(chǔ)元件，則根據(jù)JK觸發(fā)器的激勵(lì)表，可得到網(wǎng)絡(luò)的激勵(lì)矩陣：xy1y201000d,0d0d,1d010d,d11d,d111dd,dddd,dd10d1,0dd0,0d激勵(lì)矩陣J1K1，J2K2同步時(shí)序邏輯電路的分析與設(shè)計(jì)分別畫(huà)出各激勵(lì)函數(shù)J1，K1，J2，K2和輸出函數(shù)Z的卡諾圖。由此可得激勵(lì)函數(shù)和輸出函數(shù)為：

J1＝xy2，K1＝

，J2＝x1，K2＝1，Z＝xy1同步時(shí)序邏輯電路的分析與設(shè)計(jì)（5）畫(huà)邏輯圖

根據(jù)所求得的激勵(lì)函數(shù)和輸出函數(shù)，可畫(huà)出“111”序列檢測(cè)器的邏輯電路圖。同步時(shí)序邏輯電路的分析與設(shè)計(jì)例分析圖所示同步時(shí)序電路的邏輯功能。根據(jù)電路邏輯圖，可寫(xiě)出激勵(lì)函數(shù)和輸出函數(shù)表達(dá)式為：J2＝K2＝x⊕y1＝x1＋y1，J1＝K1＝1，Z＝

＝x＋y25.3.5分析與設(shè)計(jì)舉例同步時(shí)序邏輯電路的分析與設(shè)計(jì)根據(jù)這些表達(dá)式，分別畫(huà)出它們的卡諾圖。將J2、K2

、J1、K1的卡諾圖合并畫(huà)在一個(gè)卡諾圖上，便得到網(wǎng)絡(luò)的激勵(lì)矩陣。同步時(shí)序邏輯電路的分析與設(shè)計(jì)根據(jù)JK觸發(fā)器的狀態(tài)表將激勵(lì)矩陣和輸出Z矩陣變換成Y-Z矩陣。xy2y1010000,1111,110111,1100,111111,1100,111000,1111,11xy2y1010001,111,00110,100,01100,110,11011,101,1激勵(lì)矩陣Y-Z矩陣同步時(shí)序邏輯電路的分析與設(shè)計(jì)由Y-Z矩陣列狀態(tài)表，畫(huà)狀態(tài)圖。

令編碼00、01、10、11分別用狀態(tài)q1、q2、q3、q4表示，代入Y-Z矩陣可得狀態(tài)表，由此可給出狀態(tài)圖。當(dāng)輸入x=0時(shí)，在時(shí)鐘脈沖CP的作用下，電路的狀態(tài)按加1順序變化，即00

01

10

11

00

…當(dāng)x=1時(shí)，在時(shí)鐘脈沖CP的作用下，電路的狀態(tài)按減1順序變化，即

11

10

01

00

11

…因此，該電路是一個(gè)二進(jìn)制可逆計(jì)數(shù)器。同步時(shí)序邏輯電路的分析與設(shè)計(jì)用時(shí)間圖來(lái)形象地描述電路的邏輯功能。時(shí)間圖反映了時(shí)序電路在某一給定初態(tài)下，對(duì)給定輸入序列的響應(yīng)。假定計(jì)數(shù)器的初態(tài)y2y1為00（即q1），輸入x的序列0000011111，計(jì)數(shù)器在時(shí)鐘脈沖CP控制下工作。

狀態(tài)響應(yīng)序列如下：

CP12345678910x0000011111y（Y）q1q2q3q4q1q2q1q4q3q2Z1111100110同步時(shí)序邏輯電路的分析與設(shè)計(jì)

電路的時(shí)間圖：同步時(shí)序邏輯電路的分析與設(shè)計(jì)例分析圖所示同步時(shí)序電路。

列出激勵(lì)函數(shù)，求激勵(lì)矩陣。激勵(lì)函數(shù)為：D00＝

3，D01＝

＝2＋y0，D0＝D00·D00D1＝y(tǒng)0，D2＝y(tǒng)1，D3＝y(tǒng)2得激勵(lì)矩陣，由激勵(lì)矩陣和D觸發(fā)器的激勵(lì)表可得到y(tǒng)矩陣，即狀態(tài)表。y3y2y1y0D3D2D1D01D00Y3Y2Y1Y00000000110001000100111001100100101101010011011110111010010001100001011011110110110110011100011111111111110000001000001001001100010101001010010010110111001101100100001000110110110101011101100011001111111101110同步時(shí)序邏輯電路的分析與設(shè)計(jì)根據(jù)二進(jìn)制狀態(tài)表可作出狀態(tài)圖。

由狀態(tài)圖可以看出，這是一個(gè)循環(huán)移位計(jì)數(shù)器。同步時(shí)序邏輯電路的分析與設(shè)計(jì)例

用T觸發(fā)器設(shè)計(jì)一位數(shù)字的8421BCD碼同步加1計(jì)數(shù)器。

設(shè)計(jì)步驟如下：

（1）建立狀態(tài)表由于計(jì)數(shù)器的工作狀態(tài)很有規(guī)律，所以可以直接建立二進(jìn)制狀態(tài)表。這里，由于計(jì)數(shù)狀態(tài)n＝10，故需要4個(gè)觸發(fā)器y1～y4。同步時(shí)序邏輯電路的分析與設(shè)計(jì)y1y2y3y4Y1Y2Y3Y4ZT1T2T3T400000001000010001001000011001000110000100110100001110100010100001010101100001101100111000010111100001111100010010000110010000110011010ddddddddd1011ddddddddd1100ddddddddd1101ddddddddd1110ddddddddd1111ddddddddd同步時(shí)序邏輯電路的分析與設(shè)計(jì)（2）求激勵(lì)函數(shù)和輸出函數(shù)激勵(lì)函數(shù)和輸出函數(shù)為：T1＝y(tǒng)1y4＋y2y3y4，T2＝y(tǒng)3y4，T3＝

1y4，T4＝1，Z＝y(tǒng)1y4同步時(shí)序邏輯電路的分析與設(shè)計(jì)（3）畫(huà)邏輯圖根據(jù)上述激勵(lì)函數(shù)和輸出函數(shù)，可畫(huà)出所要求的BCD碼十進(jìn)制計(jì)數(shù)器的邏輯圖。同步時(shí)序邏輯電路的分析與設(shè)計(jì)對(duì)于未完全確定的六種狀態(tài)（即指1010～1111），可由上述激勵(lì)函數(shù)表達(dá)式和T觸發(fā)器的激勵(lì)表，得到它們的狀態(tài)轉(zhuǎn)換。由圖所示狀態(tài)轉(zhuǎn)換圖可見(jiàn)，圖中沒(méi)有孤立狀態(tài)。因而，所設(shè)計(jì)的的電路是能夠自行恢復(fù)的。寄存器：由觸發(fā)器組成的用來(lái)寄存二進(jìn)制數(shù)碼的邏輯部件。它是計(jì)算機(jī)中最基本的邏輯部件。寄存器應(yīng)具有以下四種功能：清除數(shù)碼將數(shù)碼寄存器中所寄存的原始數(shù)據(jù)清除掉，在邏輯上只要將所有觸發(fā)器的置“0”端連接在一起。接收數(shù)碼在接收信號(hào)的作用下，將外部輸入數(shù)據(jù)接收到寄存器中。5.4常用的同步時(shí)序邏輯電路5.4.1寄存器常用的同步時(shí)序邏輯電路寄存數(shù)碼數(shù)碼寄存器接收了數(shù)據(jù)代碼后，只要不出現(xiàn)“清除”、“接收”等信號(hào)，寄存器應(yīng)保留原寄存數(shù)據(jù)不變。輸出數(shù)碼在輸出控制信號(hào)作用下，控制數(shù)碼寄存器中的數(shù)據(jù)輸出。移位寄存器：具有移位邏輯功能的寄存器。將寄存器的每一位觸發(fā)器輸出連到下一位觸發(fā)器的數(shù)碼輸入端即可。在CP脈沖作用下，寄存器中的數(shù)碼在移位控制信號(hào)控制下向左或向右移。常用的同步時(shí)序邏輯電路同時(shí)具有接收、右移、左移、保持等多種邏輯功能的寄存器每位觸發(fā)器的輸入激勵(lì)函數(shù)Di表達(dá)式為：Di＝K右yi+1＋K左yi－1＋K接Si＋K保yi式中，K保＝

右·

左·

接常用的同步時(shí)序邏輯電路計(jì)數(shù)器：用來(lái)記錄脈沖數(shù)目的數(shù)字電路。分類按工作方式分：異步計(jì)數(shù)器和同步計(jì)數(shù)器；按進(jìn)位制分：二進(jìn)制計(jì)數(shù)器和非二進(jìn)制計(jì)數(shù)器；按工作特點(diǎn)：加1計(jì)數(shù)器、減1計(jì)數(shù)器、可逆計(jì)數(shù)器和環(huán)形移位計(jì)數(shù)器。同步計(jì)數(shù)器：計(jì)數(shù)脈沖（即CP）同時(shí)加到各觸發(fā)器的CP端，當(dāng)計(jì)數(shù)脈沖到來(lái)時(shí)，各觸發(fā)器同時(shí)改變狀態(tài)。（并行計(jì)數(shù)器）5.4.2計(jì)數(shù)器常用的同步時(shí)序邏輯電路例用T觸發(fā)器設(shè)計(jì)一個(gè)模16同步加1計(jì)數(shù)器。用T觸發(fā)器構(gòu)成同步計(jì)數(shù)器，則每次CP信號(hào)（也就是計(jì)數(shù)脈沖）到達(dá)時(shí)應(yīng)使該翻轉(zhuǎn)的那些觸發(fā)器輸入控制端T＝1，不該翻轉(zhuǎn)的T＝0。由此可知，當(dāng)計(jì)數(shù)器用T觸發(fā)器構(gòu)成時(shí)，第i位觸發(fā)器輸入端的邏輯式應(yīng)為只有最低位例外，按照計(jì)數(shù)規(guī)則，每次輸入計(jì)數(shù)脈沖時(shí)它都要翻轉(zhuǎn)，故T0＝1。因而有：常用的同步時(shí)序邏輯電路將上式代入T觸發(fā)器的特性方程式得到電路的狀態(tài)方程：電路的輸出為：根據(jù)上述狀態(tài)方程和輸出方程可求出電路的狀態(tài)轉(zhuǎn)換表：計(jì)數(shù)順序電路狀態(tài)等

效十進(jìn)制數(shù)進(jìn)位輸出0000000100011020010203001130401004050101506011060701117081000809100190101010100111011110121100120131101130141110140151111151常用的同步時(shí)序邏輯電路電路的時(shí)序圖：常用的同步時(shí)序邏輯電路按其結(jié)構(gòu)來(lái)分，節(jié)拍信號(hào)發(fā)生器可分為計(jì)數(shù)型和移位型兩種。計(jì)數(shù)型節(jié)拍信號(hào)發(fā)生器由計(jì)數(shù)器和譯碼器構(gòu)成。產(chǎn)生四個(gè)節(jié)拍電位的節(jié)拍信號(hào)發(fā)生器。輸出電位為W0～W3輸出脈沖是m0～m3工作波形5.4.3節(jié)拍信號(hào)發(fā)生器常用的同步時(shí)序邏輯電路常用的同步時(shí)序邏輯電路移位型節(jié)拍信號(hào)發(fā)生器產(chǎn)生四個(gè)節(jié)拍電位的移位型節(jié)拍信號(hào)發(fā)生器。四個(gè)D觸發(fā)器接成環(huán)形移位寄存器，輸出直接取自觸發(fā)器的輸出端。假設(shè)寄存器初態(tài)y4y3y2y1＝1000，在CP脈沖作用下，其狀態(tài)轉(zhuǎn)換圖。有效時(shí)序下的時(shí)間波形圖常用的同步時(shí)序邏輯電路這種簡(jiǎn)單的環(huán)形移位寄存器并不能保證電路一定工作在有效序列。常用的同步時(shí)序邏輯電路怎樣使環(huán)形移位寄存器只工作在一種有效時(shí)序下呢？一種辦法是預(yù)置初值，即通過(guò)置0置1輸入端，使寄存器預(yù)置成所需狀態(tài)。但這種辦法不能保證電路在受到某種干擾時(shí)，仍能工作在有效時(shí)序。另一種辦法是加反饋邏輯，使電路具有自恢復(fù)能力，即當(dāng)電路由于某種因素而進(jìn)入無(wú)效序列時(shí)，能自動(dòng)回到原有效序列。采用反饋邏輯的設(shè)計(jì)方法采用加在第一級(jí)激勵(lì)輸入端的方案，即斷開(kāi)圖y1與D4的連接線，在D4端加一個(gè)反饋邏輯電路，這個(gè)反饋邏輯電路能使移位寄存器從無(wú)效時(shí)序或空轉(zhuǎn)時(shí)序引導(dǎo)到有效時(shí)序中。常用的同步時(shí)序邏輯電路設(shè)計(jì)步驟（1）列狀態(tài)表

狀態(tài)表中先列出有效時(shí)序，其余狀態(tài)的轉(zhuǎn)換只要使寄存器的四位狀態(tài)進(jìn)入有效時(shí)序即可。其

（2）求激勵(lì)函數(shù)

由狀態(tài)表可得激勵(lì)矩陣。由此可求得激勵(lì)函數(shù)為：D4＝

4

3

1，D3＝y(tǒng)4，D2＝y(tǒng)3，D1＝y(tǒng)2（3)畫(huà)邏輯圖根據(jù)激勵(lì)函數(shù)可畫(huà)出具有“反饋邏輯”的四位移位寄存器邏輯圖。y4y3y2y1Y4Y3Y2Y1D4D3D2D1

1

00001000100010000100010001000010001000110001000000010001000001100010001010100100010011000110011011100110011100101000100101001010101101101010101110001100110110101100110111001110111111101110111有效時(shí)序常用的同步時(shí)序邏輯電路常用的同步時(shí)序邏輯電路序列信號(hào)發(fā)生器在數(shù)字信號(hào)的傳輸和數(shù)字系統(tǒng)的測(cè)試中，有時(shí)需要用到一組特定的串行數(shù)字信號(hào)。通常把這種串行數(shù)字信號(hào)叫做序列信號(hào)。產(chǎn)生序列信號(hào)的電路稱為序列信號(hào)發(fā)生器。一種比較簡(jiǎn)單、直觀的方法是用計(jì)數(shù)器和數(shù)據(jù)選擇器組成。常用的同步時(shí)序邏輯電路例如：需要產(chǎn)生一個(gè)8位的序列信號(hào)00010111（時(shí)間順序?yàn)樽宰蠖遥?，則可用一個(gè)八進(jìn)制計(jì)數(shù)器和一個(gè)8選1數(shù)據(jù)選擇器組成，如圖所示。

其中：八進(jìn)制計(jì)數(shù)器取自74LS161（4位二進(jìn)制計(jì)數(shù)器）的低3位。74LS152是8選1數(shù)據(jù)選擇器。第6章計(jì)算機(jī)執(zhí)行程序的過(guò)程6.1 樣例程序6.2第1條指令的執(zhí)行過(guò)程6.3 第2條指令的執(zhí)行過(guò)程6.4第3條指令的執(zhí)行過(guò)程6.5第4條指令的執(zhí)行過(guò)程6.6 第5條指令的執(zhí)行過(guò)程6.7第6條指令的執(zhí)行過(guò)程幾點(diǎn)說(shuō)明Load

指令：裝載寄存器指令把一個(gè)數(shù)據(jù)送入指定的寄存器，這個(gè)值可以是立即數(shù)，也可以是來(lái)自存儲(chǔ)器的某單元。Store指令：存儲(chǔ)指令把指定寄存器中的數(shù)據(jù)存入存儲(chǔ)器的某個(gè)單元。Add指令：加法指令把兩個(gè)寄存器中的數(shù)據(jù)相加，并把結(jié)果存到指定的寄存器。6.1樣例程序6.1樣例程序樣例程序Jump指令：跳傳指令跳轉(zhuǎn)到新的地址去執(zhí)行指令[Rx]：寄存器Rx的內(nèi)容。MEM[y]：存儲(chǔ)器中地址為y的存儲(chǔ)單元的內(nèi)容?！簜魉蜆永绦驑永绦虻?條：LoadR1，200(R0)//MEM[[R0]+200]→R1第2條：LoadR2，#4//4→R2。

“4”這個(gè)值放在指令中，稱為立即數(shù)。第3條：AddR3，R1，R2//[R1]+[R2]→R3第4條：StoreR3，200(R2)//[R3]→MEM[[R2]+200]第5條：StoreR2，@(208)//[R2]→MEM[MEM[208]]，@表示間接尋址。第6條：Jump1000//1000→PC指令：LoadR1，200（R0）指令地址：即指令在內(nèi)存中的地址，為64。功能：MEM[[R0]+200]→R1即用[R0]+200作為地址訪問(wèn)存儲(chǔ)器，將讀出的內(nèi)容送給R1。假設(shè)已經(jīng)把程序計(jì)數(shù)器PC的內(nèi)容設(shè)置為64。說(shuō)明：6.2第1條指令的執(zhí)行過(guò)程第1條指令的執(zhí)行過(guò)程第1步：取指令[PC]→AR。將PC的內(nèi)容（64）傳送到內(nèi)存的地址寄存器AR。如圖1中的粗線所示。從存儲(chǔ)器讀出第一條指令，放到數(shù)據(jù)寄存器DR。如圖2中的粗線所示。把該指令從DR送到指令寄存器IR。如圖3中的粗線所示。分步操作：第1條指令的執(zhí)行過(guò)程圖1第1條指令的執(zhí)行過(guò)程圖2第1條指令的執(zhí)行過(guò)程圖3第1條指令的執(zhí)行過(guò)程第2步指令譯碼器進(jìn)行譯碼，控制器結(jié)合時(shí)鐘脈沖信號(hào)CP和時(shí)序信號(hào)產(chǎn)生器所生成的節(jié)拍信號(hào)，產(chǎn)生執(zhí)行該指令所需要的微操作控制信號(hào)。注意，這些信號(hào)被分配到下面的各操作步聚中如圖4中的粗線所示第1條指令的執(zhí)行過(guò)程圖4第1條指令的執(zhí)行過(guò)程第3步：執(zhí)行指令計(jì)算訪存地址：[R0]+200→AR具體操作：[R0]→ALU//把寄存器R0中的內(nèi)容（為0）送給ALU。