VHDL構(gòu)造體的描述方式

VHDL構(gòu)造體的描述方式5.1構(gòu)造體的行為描述方式5.2構(gòu)造體的寄存器傳輸(RTL)描述方式5.3構(gòu)造體的結(jié)構(gòu)描述方式習(xí)題與思考題

5.1構(gòu)造體的行為描述方式

什么樣的描述屬于行為描述方式，這一點目前還沒有確切的定義，所以在不同的書刊中，對相同或相似的某些用VHDL描述的邏輯電路的程序有不同的說明。有的說明為行為描述方式，有的說明為寄存器傳輸描述方式。但是，有一點是明確的，行為描述方式是對系統(tǒng)數(shù)學(xué)模型的描述，其抽象程度比寄存器傳輸描述方式和結(jié)構(gòu)描述方式更高。

在行為描述方式的程序中大量采用算術(shù)運算、關(guān)系運算、慣性延時、傳輸延時等難以進(jìn)行邏輯綜合和不能進(jìn)行邏輯綜合的VHDL語句。一般來說，采用行為描述方式的VHDL程序主要用于系統(tǒng)數(shù)學(xué)模型的仿真或者系統(tǒng)工作原理的仿真。

在VHDL中存在一些專門用于描述系統(tǒng)行為的語句，它們是VHDL為什么能在高層次上對系統(tǒng)硬件進(jìn)行行為描述的原因所在。這些語句與一般的高級語言的語句有較大差別。

5.1.1代入語句

代入語句是VHDL中進(jìn)行行為描述的最基本語句。例如：

a<=b;

該語句的功能是a得到b的值。當(dāng)該語句有效時，現(xiàn)行信號b的值將代入到信號a中。只要b的值有一個新的變化，那么該語句將被執(zhí)行。所以，b是該代入語句的一個敏感量。

代入語句最普遍的格式如下：

信號量<=敏感信號量表達(dá)式;

例如：

z<=aNOR(bNANDc);

式中有3個敏感量a、b、c。無論哪一個敏感量發(fā)生新的變化，該代入語句都將被執(zhí)行。

具有延時時間的代入語句如下：

a<=bAFTER5ns;

該語句表示：在b發(fā)生新的變化5?ns以后才被代入到信號a。

眾所周知，一個二輸入的與門由于固有延時，在輸入端發(fā)生變化以后，與門的輸出端的新的輸出總要比輸入端的變化延時若干時間，例如延時5

ns。與門的這種輸出特性就可以用具有延時時間的代入語句來描述。

【例5-1】用具有延時時間的代入語句描述與門的延時特性。

圖5-1四選一電路

【例5-2】描述四選一電路的VHDL程序。

在四選一電路的構(gòu)造體中有6個輸入端口和1個輸出端口。a和b是選擇信號的輸入端口。在正常情況下，a和b共有4種取值0～3。a和b的取值將確定i0～i3中的哪一個輸入端信號可以通過四選一電路從輸出端q輸出，其真值表如表5-1所示。

在例5-2中用了兩個語句：第一個語句是選擇語句，第二個語句是代入語句。這兩個語句是條件代入類型語句。也就是說，只有WHEN后面所指定的條件得到滿足時，指定的代入值才被代入信號量sel或輸出量q。

當(dāng)?shù)谝粋€語句執(zhí)行時，將使用選擇信號。根據(jù)選擇信號sel的當(dāng)前值，后跟的5種狀態(tài)下的值i0～i3、'X'?中的一個值將通過輸出端口q輸出。在正常情況下，q端將選擇i0～i3之一輸出，在非正常情況下將輸出?'X'?值。

第二個語句執(zhí)行時，根據(jù)a和b的具體狀態(tài)，將0～4的值代入信號量sel。正常情況下，代入sel的值為0～3，非正常情況下代入4。

上述兩個語句都存在敏感信號量。在第二個語句中，a和b是敏感信號量，當(dāng)a和b任何一個值有變化時，該語句將執(zhí)行。第一個語句的信號敏感量為sel，只要sel值有新的變化，第一個語句就會執(zhí)行。在該構(gòu)造體中，上述這兩個語句是可以并發(fā)執(zhí)行的。有關(guān)并發(fā)執(zhí)行的概念，將在后面章節(jié)中進(jìn)一步介紹。

5.1.2延時語句

在VHDL中存在兩種延時類型：慣性延時和傳輸延時。這兩種延時常用于VHDL的行為描述方式。

1．慣性延時

在VHDL中，慣性延時是缺省的，即在語句中如果不作特別說明，產(chǎn)生的延時一定是慣性延時，這是因為大多數(shù)器件在行為仿真時都會呈現(xiàn)這種慣性延時。

在慣性模型中，系統(tǒng)或器件輸出信號要發(fā)生變化必須有一段時間的延時，這段延時時間常稱為系統(tǒng)或器件的慣性，也稱為慣性延時。慣性延時有一個重要的特點，即當(dāng)一個系統(tǒng)或器件的輸入信號變化周期小于系統(tǒng)或器件的慣性(或慣性延時)時，其輸出將保持不變。如圖5-2所示，有一個門電路，其慣性延時時間為20?ns，當(dāng)該門電路的輸入端a輸入一個10?ns的脈沖信號時，其輸出端b的輸出仍維持低電平，沒有發(fā)生變化。對于慣性時間等于20ns的門電路，為使其實現(xiàn)正常的功能，輸入信號的變化周期一定要大于20ns。

幾乎所有器件都存在慣性延時，因此，硬件電路的設(shè)計人員為了逼真地仿真硬件電路的實際工作情況，在代入語句中總要加上慣性延時時間的說明。例如：

b<=aAFTER20ns;

慣性延時說明只在行為仿真時有意義，在邏輯綜合時將被忽略，或者在邏輯綜合前必須去掉。

2．傳輸延時

在VHDL中，傳輸延時不是缺省的，必須在語句中明確說明。傳輸延時常用于描述總線延時、連接線的延時及ASIC芯片中的路徑延時。

如果圖5-2所示的門電路的慣性延時用傳輸延時來替代，那么就可以得到如圖5-3所示的波形結(jié)果。從圖5-3所示的波形圖中可以看到，對于同樣的門電路，當(dāng)有10ns的脈沖波形輸入時，經(jīng)20ns傳輸延時以后，在輸出端就產(chǎn)生10ns的脈沖波形。也就是說，輸出端的信號除延時規(guī)定時間外，將完全復(fù)現(xiàn)輸入端的輸入波形，而不管輸入波形的形狀和寬窄如何。

圖5-2慣性延時示例圖5-3傳輸延時示例

具有傳輸延時的代入語句如下：

b<=TRANSPORTaAFTER20ns;

語句中“TRANSPORT”是專門用于說明傳輸延時的前置詞。

在93版中，信號量延時可指定脈沖寬度限制，在信號延遲表達(dá)式中REJECT用來限制脈沖寬度。例如：

dout1<=aANDbAFTER5ns;

dout2<=REJECT3nsINERTIALaANDb;

上述程序中，“REJECT3?ns”表示脈沖寬度限制為3ns。

5.1.3多驅(qū)動器描述語句

在VHDL中，創(chuàng)建一個驅(qū)動器可以由一條信號代入語句來實現(xiàn)。當(dāng)有多個信號并行輸出時，在構(gòu)造體內(nèi)部必須利用代入語句，對每個信號創(chuàng)建一個驅(qū)動器。這樣在構(gòu)造體內(nèi)部就會有多個代入語句。在設(shè)計邏輯電路時，有時會出現(xiàn)多個驅(qū)動器的輸出連接到同一條信號線上的情況?？紤]到這種情況，多驅(qū)動器的構(gòu)造體應(yīng)按如下方式描述：

ARCHITECTUREsampleOFsampleIS

BEGIN

a<=bAFTER5ns;

a<=dAFTER5ns;

ENDARCHITECTUREsample;

在上述sample的結(jié)構(gòu)中，信號a由兩個驅(qū)動源b和d驅(qū)動。每一個并發(fā)的信號代入語句都將創(chuàng)建一個驅(qū)動器，它們的輸出共同驅(qū)動信號a。第一條語句創(chuàng)建一個驅(qū)動器，其輸出值為b，經(jīng)5?ns延時驅(qū)動信號a；第二個語句創(chuàng)建一個驅(qū)動器，其輸出值為d，經(jīng)5?ns延時驅(qū)動信號a。

在這種情況下，信號a的值將取決于兩個驅(qū)動器的輸出b和d，那么信號a到底應(yīng)該取何值這一點在標(biāo)準(zhǔn)的數(shù)據(jù)類型中是沒有定義的。為了解決多個驅(qū)動器同時驅(qū)動一個信號的信號行為描述，在包集合STD_LOGIC_1164中專門定義了一種描述判決函數(shù)的數(shù)據(jù)類型，稱為判決函數(shù)子類型。所謂判決函數(shù)，就是在多個驅(qū)動器同時驅(qū)動一個信號時，定義輸出哪一個值的函數(shù)。

【例5-3】包集合STD_LOGIC_1164中關(guān)于判決函數(shù)描述的部分源程序。

在例5-3中定義了判決函數(shù)，當(dāng)系統(tǒng)要確定多驅(qū)動器輸出的狀態(tài)時，可調(diào)用該函數(shù)。例如：

FUNCTIONresolved(s:STD_ULOGIC_VECTOR)RETURNSTD_ULOGIC;

上述語句中，s是位矢量，其位長度就是多驅(qū)動器輸出的信號數(shù)。

例如：

上述兩條語句表示：有3個驅(qū)動器，其輸出值分別為“0”、“1”和“X”。s1是這3個驅(qū)動器輸出共同驅(qū)動的信號，那么在這種情況下，s1應(yīng)該處于什么狀態(tài)呢？調(diào)用判決函數(shù)resolved(s)得到的返回值應(yīng)為“X”，那么此時s1的狀態(tài)應(yīng)為“X”。若s?=

('0'，'Z'，'Z')，調(diào)用resolved(s)可得到返回值“0”，那么此時s1的狀態(tài)應(yīng)為“0”。這樣，使用判決函數(shù)就可以正確地描述多驅(qū)動器輸出時的信號行為。

5.1.4GENERIC語句

GENERIC語句常用于不同層次之間的信息傳遞。例如，在數(shù)據(jù)類型說明上，GENERIC可用于位矢量的長度、數(shù)組的位長以及器件的延時時間等參數(shù)的傳遞。該語句所涉及的數(shù)據(jù)除整數(shù)類型以外，如涉及其他類型的數(shù)據(jù)，則不能進(jìn)行邏輯綜合。因此，該語句主要用于行為描述方式。

使用GENERIC語句易于使器件模塊化和通用化。例如，要描述二輸入與門的行為。二輸入與門的邏輯關(guān)系是明確的，但是由于在集成時材料不同且工藝不同，不同類型的二輸入與非門的上升沿、下降沿等參數(shù)是不一致的。為簡化設(shè)計和供其他設(shè)計人員方便調(diào)用，需要開發(fā)一個通用的二輸入與門的程序模塊。在該模塊中某些參數(shù)是待定的，在仿真或邏輯綜合時，只要用GENERIC語句將待定參數(shù)初始化，即可實現(xiàn)各種類型二輸入與門的仿真或邏輯綜合。

例5-4是一個通用的二輸入與門的實體。如果要構(gòu)成一個如圖5-4所示的電路，那么盡管圖5-4中的各二輸入與非門的上升和下降的時間不同，但使用GENERIC和GENERICMAP語句仍能調(diào)用通用的二輸入與非門模塊，以簡化電路的設(shè)計。

圖5-43個二輸入與門構(gòu)成的電路

【例5-5】利用例5-4通用二輸入與門模塊構(gòu)成圖5-4所示邏輯電路的VHDL程序。

由例5-5可以看到，GENERICMAP語句的功能為：在使用同一個and2實體的情況下，可使得U0、U1、U2三個與門的上升時間和下降時間具有不同的值。U0的上升時間為5?ns，U1的上升時間為8?ns，U2的上升時間為9?ns；U0的下降時間為5?ns，U1的下降時間為10

ns，U2的下降時間為11?ns。如此靈活地改變參數(shù)就可以完全滿足實際設(shè)計中的要求。

此外，還有其他許多語句也用于構(gòu)造體的行為描述方式，如GUARDEDBLOCK等。VHDL之所以優(yōu)于目前已開發(fā)的各種硬件描述語言，其主要優(yōu)點是：它具有豐富的語句和語法，能在高層次上對系統(tǒng)的行為進(jìn)行描述和仿真。

5.2構(gòu)造體的寄存器傳輸(RTL)描述方式

5.2.1RTL描述方式的特點

RTL描述方式是一種明確規(guī)定寄存器描述的方法。由于受邏輯綜合的限制，在采用RTL描述方式時，所使用的VHDL的語句有一定限制。其限制情況如附錄A所示。在RTL描述方式中，要么采用寄存器硬件的一一對應(yīng)的直接描述，要么采用寄存器之間的功能描述。

【例5-6】下面是5.1節(jié)的四選一電路采用RTL描述方式時的VHDL描述程序。

例5-6其實是對四選一電路的功能進(jìn)行描述而得到的RTL描述實體。

下面再舉一個二選一電路的例子，二選一電路的原理圖如圖5-5所示。下面用兩種不同的方法來描述該電路。

圖5-5二選一電路的原理圖

例5-7是將二選一電路看成一個黑框，編程人員無需了解二選一電路內(nèi)部的細(xì)節(jié)，只要知道外部特性和功能就可以進(jìn)行正確的描述；對于例5-8，編程人員就必須了解二選一電路是怎樣構(gòu)成的，內(nèi)部采用了哪些門電路，只有了解了這些細(xì)節(jié)，才能用VHDL進(jìn)行正確的描述。所以，從編程效率及編程難度上來看，應(yīng)該選擇例5-7的編程方法來編寫RTL描述方式的程序。

隨著CAD技術(shù)的發(fā)展，人們也正在探討如何對用行為描述方式的程序進(jìn)行邏輯綜合，如果能做到這一點，將會大大提高CAD技術(shù)的水平。

5.2.2使用RTL描述方式應(yīng)注意的問題

1．“X”狀態(tài)的傳遞

在目前的RTL設(shè)計中要對所設(shè)計的程序進(jìn)行仿真檢驗，在邏輯電路綜合以后還有必要對綜合的結(jié)果進(jìn)行仿真。之所以要進(jìn)行二次仿真，是因為在仿真過程中存在“X”傳遞的影響。它可以使得RTL仿真和門級電路仿真產(chǎn)生不一致的結(jié)果。

所謂“X”狀態(tài)的傳遞，實質(zhì)上是不確定信號狀態(tài)的傳遞，它將使邏輯電路產(chǎn)生不確定的結(jié)果。不確定狀態(tài)在RTL仿真時是允許出現(xiàn)的，但是在邏輯綜合后的門級電路仿真中是不允許出現(xiàn)的。

例5-9是一個二值輸入器件的RTL描述。當(dāng)sel?=

1時，其輸出y為“0”；當(dāng)sel?=

0時，其輸出y為“1”。如果在這里sel的狀態(tài)為“X”，那么因“X”不是“1”，故程序執(zhí)行ELSE項，使輸出為“1”。這樣“X”狀態(tài)就從前一段傳遞到后一段，在仿真時認(rèn)為電路是正確的。

同樣當(dāng)sel='X'?時，輸出的y值將變?yōu)椤?”。為了防止這種不合理的結(jié)果，在例5-9中增加一項y<='X'?輸出項：

在上面的ELSE項以前，將sel所有的可能取值都做了明確的約束，當(dāng)sel

=

'X'?時，其輸出y也將變?yōu)椤癤”，就不會出現(xiàn)不合理的結(jié)果。在邏輯綜合時，ELSE項是被忽略的，這樣RTL仿真結(jié)果就和邏輯綜合的仿真結(jié)果是一樣的。

在使用雙向總線(如數(shù)據(jù)總線)時，其信號取值總是會出現(xiàn)高阻狀態(tài)“Z”。當(dāng)雙向總線的信號去驅(qū)動邏輯電路時，就有可能出現(xiàn)“X”狀態(tài)的傳遞。為了保證邏輯電路的正常工作，高阻狀態(tài)“Z”應(yīng)該是禁止的，如圖5-6所示。在圖5-6中，用與非門來禁止，不使“Z”狀態(tài)變?yōu)椤癤”狀態(tài)而被傳遞；禁止信號EN保證在雙向總線出現(xiàn)“Z”狀態(tài)時，其取值為“0”，正常時取值為“1”。

圖5-6雙向總線與邏輯電路的連接

2．寄存器RTL描述的限制

由RTL描述所生成的邏輯電路中，一般來說，寄存器的個數(shù)和位置與RTL描述的情況是一致的。但是，寄存器RTL描述不是任意的，而是有一定限制的。

(1)禁止在一個進(jìn)程中存在兩個寄存器描述。RTL描述規(guī)定：在一個進(jìn)程中只能描述一個寄存器。像例5-11那樣對兩個寄存器進(jìn)行描述是不允許的。

(2)禁止使用IF語句中的ELSE項。在用IF語句描述寄存器功能時，禁止采用ELSE項。例5-12所示的描述是應(yīng)該禁止使用的。

(3)寄存器描述中必須代入信號值。在寄存器描述中，必須將值代入信號，如例5-13所示。

3．關(guān)聯(lián)性強的信號的處理

在設(shè)計“與”及“或”部件時，如果它們在原理圖上是并行放置的，那么通常進(jìn)程和部件是一一對應(yīng)的。但是，在許多較復(fù)雜的電路中，有多個輸入和輸出，有些信號互相的關(guān)聯(lián)度很高，而有些信號互相的關(guān)聯(lián)度就很低。在這種情況下，為了在邏輯綜合以后，使其電路的面積和速度指標(biāo)更高，通常將關(guān)聯(lián)度高的信號放在一個進(jìn)程中，將電路分成幾個進(jìn)程來描述。圖5-7所示的邏輯電路可以用一個進(jìn)程描述，如例5-14所示，也可以采用多進(jìn)程描述，如例5-15所示。

圖5-7多進(jìn)程描述的電路

由上面幾個例子可以看出，在用RTL描述時，要想使這些描述都能正確地進(jìn)行邏輯綜合，并使綜合結(jié)果具有較佳的性能，就必須注意RTL描述的一些具體規(guī)定和相應(yīng)的技巧。

5.3構(gòu)造體的結(jié)構(gòu)描述方式

所謂構(gòu)造體的結(jié)構(gòu)描述方式，就是在多層次的設(shè)計中，高層次的設(shè)計模塊調(diào)用低層次的設(shè)計模塊，或者直接用門電路設(shè)計單元來構(gòu)成一個復(fù)雜邏輯電路的描述方法。結(jié)構(gòu)描述方式最能提高設(shè)計效率，并可以將已有的設(shè)計成果方便地用到新的設(shè)計中。

5.3.1構(gòu)造體結(jié)構(gòu)描述的基本框架

二選一電路的邏輯電路如圖5-8所示，用結(jié)構(gòu)化描述方式描述的構(gòu)造體如例5-16所示。

圖5-8二選一邏輯電路

【例5-16】用結(jié)構(gòu)化描述方式描述的二選一電路構(gòu)造體。

從例5-16中可以看出，在二選一電路的構(gòu)造體中用COMPONENT語句指明了在該電路中所使用的已生成模塊(在這里是AND、OR、NOT門電路)，供本構(gòu)造體調(diào)用。用PORTMAP()語句將生成模塊的端口與所設(shè)計的各模塊(在這里為u1、u2、u3、u4)的端口聯(lián)系起來，并定義相應(yīng)的信號，以表示所設(shè)計的各模塊的連接關(guān)系。

這種結(jié)構(gòu)描述方式可較方便地進(jìn)行多層次的結(jié)構(gòu)設(shè)計。例如，某系統(tǒng)由若干塊插件板組成，每個插件塊又由若干塊專用的ASIC電路組成，各專用的ASIC電路又由若干個已生成的基本單元電路組成，這樣3個層次構(gòu)成的系統(tǒng)可以用3個層次的結(jié)構(gòu)來描述。

1．ASIC級結(jié)構(gòu)描述

假設(shè)該系統(tǒng)中的ASIC電路的基本結(jié)構(gòu)是由與門、或門和非門3種基本邏輯電路構(gòu)成的，那么ASIC級的結(jié)構(gòu)描述如例5-17所示。

【例5-17】ASIC級結(jié)構(gòu)描述實例。

在例5-17中，對n種ASIC芯片的結(jié)構(gòu)作了描述，不同的ASIC芯片是由不同個數(shù)和連接關(guān)系的與門、或門和非門構(gòu)成的。對這些ASIC芯片進(jìn)行邏輯綜合就可以得到現(xiàn)成的ASIC芯片。如果在其他邏輯電路中要使用這些ASIC芯片，那么從庫中調(diào)用即可。

2．插件板級結(jié)構(gòu)描述

每種插件板都是由若干塊不同的ASIC芯片構(gòu)成的。

在例5-18中描述了m塊插件板的每一塊是由哪些ASIC芯片組成的，且其連接關(guān)系是什么。這樣就得到了插件板級的邏輯電路的結(jié)構(gòu)描述。

3．系統(tǒng)級結(jié)構(gòu)描述

若一個系統(tǒng)是由m塊插件板連接而成的，通過插件板級描述，則認(rèn)為它們是可以供系統(tǒng)設(shè)計邏輯電路時任意調(diào)用的已設(shè)計好的模塊。此時，系統(tǒng)級結(jié)構(gòu)描述實例如例5-19所示。

5.3.2COMPONENT語句

在構(gòu)造體的結(jié)構(gòu)描述中，COMPONENT語句是基本的描述語句。該語句指定了本構(gòu)造體中所調(diào)用的是哪一個現(xiàn)成的邏輯描述模塊。例如，在例5-16的二選一電路的結(jié)構(gòu)描述程序中使用了3個COMPONENT語句，分別引用了現(xiàn)成的3種門電路的描述。這3種門電路在庫中已生成，在任何設(shè)計中用到這3種門電路時，只要用COMPONENT語句調(diào)用就行了，無需在構(gòu)造體中再對這些門電路進(jìn)行定義和描述。

COMPONENT語句的基本書寫格式如下

COMPONENT元件名IS

GENERIC說明;

--參數(shù)說明

PORT說明;

--端口說明

ENDCOMPONENT元件名;

COMPONENT語句可以在ARCHITECTURE、PACKAGE及BLOCK的說明部分中使用。在COMPONENT和ENDCOMPONENT之間可以有用于參數(shù)說明的GENERIC語句和用于端口說明的PORT語句。

GENERIC通常用于該元件的可變參數(shù)的代入或賦值，而PORT則用于說明該元件的輸入、輸出端口的信號規(guī)定。

5.3.3COMPONENT_INSTANT語句

COMPONENT_INSTANT語句是結(jié)構(gòu)化描述中不可缺少的一個基本語句。該語句將現(xiàn)成元件的端口信號映射成高層次設(shè)計電路中的信號。例如，在例5-16中將二輸入與門的a、b、c三個端口信號映射成圖5-8中與門u2的nsel、d1和ab三條連接線的信號。圖5-8中的各門電路之間的連接關(guān)系就是通過該語句信號映射關(guān)系來實現(xiàn)連接的。COMPONENT_

INSTANT語句的書寫格式如下：

標(biāo)號名:元件名PORTMAP(信號,…);

例如：