第17章 組合邏輯電路

第17章組合邏輯電路17.1

概述

17.2

組合邏輯電路的分析和設(shè)計17.3

常用組合邏輯電路17.4

中規(guī)模集成組合邏輯電路的應(yīng)用17.5顯示譯碼器及顯示器

17.1概述

1.組合邏輯電路的特點

根據(jù)邏輯功能的不同，可將數(shù)字電路分為組合邏輯電路和時序邏輯電路兩大類。其中組合邏輯電路不僅能獨(dú)立完成各種邏輯功能，而且也是時序電路的組成部分。

組合邏輯電路又稱為組合電路，是指在邏輯電路中，任何時刻的輸出僅僅取決于該時刻的輸入狀態(tài)，而與電路原來的狀態(tài)無關(guān)。圖17.1所示為組合邏輯電路的例子。它有三個輸入變量A、B、C，兩個輸出變量Y、S。由圖可知，無論任何時刻，只要A、B和C的取值確定，Y和S的取值就隨之確定，與電路過去的工作狀態(tài)無關(guān)。圖17.1組合邏輯電路例子根據(jù)圖17.1所示，可以寫出該圖的邏輯功能表達(dá)式:組合邏輯電路的特點是：電路結(jié)構(gòu)只能由邏輯門電路組成，沒有記憶單元，且只有從輸入到輸出的通路，沒有從輸出到輸入的回路。

2.邏輯功能的描述

對于任一多輸入、多輸出的組合邏輯電路，都可以用圖17.2所示的框圖表示。圖17.2組合邏輯電路框圖圖中A1，A2，…，An表示輸入變量，Y1，Y2，…，Ym表示輸出變量。輸入和輸出之間的邏輯關(guān)系可以用一組邏輯函數(shù)表示：

17.2組合邏輯電路的分析和設(shè)計

17.2.1組合邏輯電路的分析

組合邏輯電路的分析方法一般是從電路的輸入到輸出逐級寫出邏輯函數(shù)式，得到表示輸出與輸入關(guān)系的邏輯函數(shù)式，然后利用公式化簡法或卡諾圖化簡法將得到的函數(shù)式化簡或變換，以使邏輯關(guān)系簡單明了。為了使電路的邏輯功能更加直觀，有時還可以把邏輯函數(shù)式轉(zhuǎn)換為真值表的形式。組合邏輯電路的一般分析步驟可歸納如下：

(1)由邏輯圖寫出輸出邏輯表達(dá)式；

(2)化簡或變換輸出邏輯表達(dá)式；

(3)列真值表；

(4)說明電路的邏輯功能。圖17.3例17.1邏輯電路

【例17.1】

分析圖17.3所示邏輯電路的功能。

解

(1)寫輸出函數(shù)表達(dá)式：(2)化簡輸出函數(shù)表達(dá)式：

(3)分析邏輯功能：根據(jù)化簡后的表達(dá)式列出真值表(見表17.1)，從中可知該電路是比較器電路。

【例17.2】

分析圖17.4所示邏輯電路的功能。圖17.4例17.2邏輯電路解

(1)輸出函數(shù)

(2)列出邏輯函數(shù)的真值表，如表17.2所示。

(3)分析邏輯功能：A、B、C三個輸入變量有奇數(shù)個1時，輸出函數(shù)Y就為1，故該邏輯電路為判奇電路。17.2.2組合邏輯電路的設(shè)計

組合邏輯電路設(shè)計的方法是根據(jù)給出的實際邏輯問題，求出實現(xiàn)這一邏輯功能的最簡邏輯電路。其步驟如下：

(1)依據(jù)實際問題的邏輯關(guān)系列出相應(yīng)的真值表；

(2)由真值表寫出輸出邏輯函數(shù)表達(dá)式；

(3)對輸出邏輯函數(shù)進(jìn)行化簡；

(3)根據(jù)最簡輸出邏輯函數(shù)式畫出邏輯圖。

【例17.3】

設(shè)計一個A、B、C三人表決電路，當(dāng)提案

表決時，若多數(shù)人同意，則提案通過，但同時A具有否決權(quán)。

解

(1)根據(jù)題意列出相應(yīng)的真值表見表17.3，其中同意用1表示，不同意用0表示，提案通過用1表示，提案否決用0表示。

(2)寫出輸出函數(shù)表達(dá)式，而后根據(jù)卡諾圖化簡得出最簡輸出邏輯表達(dá)式：(3)根據(jù)輸出邏輯表達(dá)式，畫出邏輯圖，如圖17.5所示。圖17.6例17.4邏輯電路解

(1)寫出邏輯函數(shù)表達(dá)式：(2)化簡邏輯函數(shù)表達(dá)式：

(3)列出相應(yīng)的真值表，如表17.4所示。

(4)分析邏輯功能：此電路的邏輯功能為一位二進(jìn)制加法器(半加器)。

17.3常用組合邏輯電路

17.3.1編碼器

編碼是將具有特定意義的信息按一定的規(guī)律編成相應(yīng)進(jìn)制代碼的過程。執(zhí)行編碼功能的電路通稱為編碼器。編碼器的框圖如圖17.7所示，其輸入信號為被編信號，輸出為相應(yīng)進(jìn)制代碼。

根據(jù)被編碼信號的不同特點和要求，編碼器可分為二進(jìn)制編碼器、二—十進(jìn)制編碼器和優(yōu)先編碼器等。

圖17.7編碼器框圖

1.二進(jìn)制編碼器

用n位二進(jìn)制代碼對2n個信號進(jìn)行編碼的電路稱為二進(jìn)制編碼器?，F(xiàn)以8線—3線編碼器為例說明，如圖17.8所示。圖17.88線—3線編碼器

8線—3線編碼器有I0~I7

八個輸入端，且高電平有效，輸出是3位二進(jìn)制代碼Y0~Y2。輸入輸出所對應(yīng)的邏輯關(guān)系如表17.5所示。根據(jù)表17.5的值寫出對應(yīng)的邏輯表達(dá)式：在任何時刻，編碼器只能對I0~I7中的一個變量進(jìn)行編碼，即一個輸入量為1，其余七個輸入量均為0。此時編碼器輸出一組數(shù)碼，表示對輸入端為“1”的輸入進(jìn)行編碼，得出下面的表達(dá)式:或根據(jù)上面的邏輯表達(dá)式，可以得出編碼器的“或門”或“與非門”電路，如圖17.9所示。圖17.98線—3線編碼器電路(a)或式編碼器電路；(b)與非式編碼器電路

2.優(yōu)先編碼器

優(yōu)先編碼器克服了一般編碼器的局限性，它允許所有輸入端可以同時有信號，電路只對其中優(yōu)先級別最高的輸入信號進(jìn)行編碼，而不會對級別較低的信號編碼，輸入信號之間無約束條件。優(yōu)先編碼器的使用比較廣泛，常用的型號一般有：T341、T1148、T4148、74LS148等系列產(chǎn)品。圖17.10所示為74LS148優(yōu)先編碼器芯片引腳圖，真值表如表17.6所示，表中的“×”號表示可任意取值。圖17.1074LS148優(yōu)先編碼器芯片引腳圖

由表17.6可見，在，電路正常工作狀態(tài)下，允許ī0~ī7當(dāng)中同時有編碼信號的存在。ī7的優(yōu)先級別最高，ī0的優(yōu)先級別最低。為控制端，YS為片選信號輸入端，

用于擴(kuò)展輸出端。根據(jù)真值表17.6可寫出輸出邏輯表達(dá)式：

由的表達(dá)式可知，當(dāng)=0時，只要輸入端有信號存在，則。反之，若，則表明編碼器有輸入信號。而=1則表示無輸入信號。利用這一特征，在多片編碼器串接應(yīng)用中，可作為輸出位的擴(kuò)展端。

3.二—十進(jìn)制編碼器

將十進(jìn)制的10個數(shù)字0～9編制成二進(jìn)制代碼的電路稱為二—十進(jìn)制編碼器，它是把10個輸入信號I0～I(xiàn)9分別編成對應(yīng)的BCD代碼的電路。由于對10個輸入信號進(jìn)行編碼，因此需要4位二進(jìn)制代碼表示，編碼器輸出為4位。圖17.11所示為二—十進(jìn)制編碼器的框圖。

常用的二—十進(jìn)制編碼器為8421BCD編碼器，有T340、T1147、T4147或是74LS147等型號。下面就以74LS147二—十進(jìn)制編碼器為例進(jìn)行說明。圖17.12是74LS147芯片的引腳圖，其真值表如表17.7所示。圖17.11二—十進(jìn)制編碼器框圖圖17.1274LS147芯片引腳圖根據(jù)表17.7，可寫出74LS147二—十進(jìn)制編碼器輸出邏輯表達(dá)式：17.3.2譯碼器

編碼是指將含有特定意義的信息編制成二進(jìn)制代碼。譯碼是指將表示特定信息的二進(jìn)制代碼翻譯出來，它是編碼的逆過程。實現(xiàn)譯碼功能的電路稱為譯碼器。譯碼器的輸入為二進(jìn)制代碼，輸出為與輸入代碼相對應(yīng)的特定信息，可以是脈沖，也可以是電平，根據(jù)需要而定。

將二進(jìn)制代碼翻譯成對應(yīng)的輸出信號的電路稱為二進(jìn)制譯碼器。圖17.13所示為二進(jìn)制譯碼器框圖。輸入信號是二進(jìn)制代碼，輸出則是一組高、低電平信號。每輸入一組不同的代碼，輸出端有一個與其相對應(yīng)的有效狀態(tài)，其余的輸出端保持無效狀態(tài)。圖17.13二進(jìn)制譯碼器框圖為了保證輸入代碼和輸出端的對應(yīng)關(guān)系，若輸入是n位二進(jìn)制代碼，則譯碼器必然有2n個輸出端線。因此，2位二進(jìn)制譯碼器一般有四個輸出端，稱為2線-4線譯碼器；3位二進(jìn)制譯碼器有8個輸出端，又稱為3線-8線譯碼器。

1.2線-4線譯碼器

圖17.14所示為2線-4線譯碼器74LS139的芯片引腳圖，其真值表如表17.8所示。圖17.1474LS139芯片引腳圖根據(jù)真值表17.8，可寫出該譯碼器的輸出表達(dá)式：

2.3線-8線譯碼器

圖17.15所示為3線-8線譯碼器74LS138的芯片引腳圖，其真值表如表17.9所示。圖17.1574LS138芯片引腳圖根據(jù)表17.9可寫出該譯碼器的輸出表達(dá)式及最小項表達(dá)式：

由上面的式子可知，

Y0～Y7同時又是A2、A1、A0這三個變量的全部最小項的譯碼輸出，故又將這種譯碼器稱為最小項譯碼器。1G、2GA、2GB是選通端，只有當(dāng)1G＝1，2GA＝2GB＝0時，譯碼器才正常工作。－－——

————

——

【例17.5】

用兩片3線-8線譯碼器74LS138構(gòu)成4線-16線譯碼器。

解根據(jù)題目要求，需要4個輸入端，16個輸出端，需用2片74LS138構(gòu)成，如圖17.16所示。圖17.16例17.5譯碼器電路

3.二—十進(jìn)制譯碼器

二—十進(jìn)制譯碼器的邏輯功能是將輸入的4位BCD碼譯成10個對應(yīng)的輸出信號，又稱為4線—10線譯碼器。圖17.17所示是74LS42(4線—10線)譯碼器芯片引腳圖，其真值表如表17.10所示。圖17.1774LS42譯碼器芯片引腳圖根據(jù)真值表17.10可寫出譯碼器的輸出表達(dá)式：對于BCD代碼以外的偽碼(1010～1111)，輸出為高電平，譯碼器將拒絕“翻譯”。因此，譯碼器不會出現(xiàn)錯誤。17.3.3數(shù)據(jù)選擇器

在多路數(shù)據(jù)傳輸過程中，經(jīng)常需要將其中的一路信號挑選出來進(jìn)行傳輸，這時就要用到數(shù)據(jù)選擇器邏輯電路，如圖17.18所示。

數(shù)據(jù)選擇器實際上是一個多用開關(guān)，它能按需要從多個輸入信號中選出一個送到數(shù)據(jù)公共線上傳輸。如一個四選一的數(shù)據(jù)選擇器有2個輸入端，即22=4種不同的組合，每一種組合可選擇對應(yīng)一路輸入數(shù)據(jù)輸出。同理，八選一數(shù)據(jù)選擇器有3個輸入端，有23=8種組合，可以選取8路輸入數(shù)據(jù)輸出。

圖17.19所示為四選一數(shù)據(jù)選擇器74LS153芯片引腳圖，其中D0~D3是數(shù)據(jù)輸入端，A1、A0是選擇控制端，是選通工作端，Y是輸出端，真值表如表17.11所示。圖17.18數(shù)據(jù)選擇器圖17.1974LS153芯片引腳圖根據(jù)圖17.19和真值表17.11可寫出輸出邏輯函數(shù)表達(dá)式：當(dāng)=1時輸出Y=0，數(shù)據(jù)選擇器不工作。當(dāng)=0時輸出Y=Dn，數(shù)據(jù)選擇器工作，其輸出為一般常用的還有八選一(74LS151)和雙四選一(74LS14539)選擇器。

【例17.6】

用74LS14539雙四選一數(shù)據(jù)選擇器構(gòu)成一個八選一數(shù)據(jù)選擇器。

解雙四選一74LS14539數(shù)據(jù)選擇器包含兩組四選一電路，只要控制選通端S1、S2，讓兩組電路交替工作，即可實現(xiàn)八選一功能。電路連接圖如圖17.20所示。由于八路數(shù)據(jù)信號需要三路地址碼信號ABC，則可把C接A0，B接A1，另需增加A2端子以便接最高位信號A。我們可以讓A與S1相連，并通過反相器和S2相接。這樣，當(dāng)A=0時，S1=0，S2=1，第一組電路工作，其輸入端中有一個信號被送至輸出端。當(dāng)A=1時，S1=0，S2=0，第二組電路工作，其輸入端中有一個信號被送至輸出端。電路總的輸出為Z+Y1+Y2，用或門實現(xiàn)即可。

圖17.20例17.6電路連接圖

17.4中規(guī)模集成組合邏輯電路的應(yīng)用

17.4.1用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)

【例17.7】

試用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)Y=AB+BC+AC。

解由于函數(shù)Y中含有變量A、B、C，因而可選用八選一的數(shù)據(jù)選擇器來實現(xiàn)此功能。

函數(shù)Y的最小項表達(dá)式為74LS151的輸出表達(dá)式為比較Y和Y′，最小項的對應(yīng)關(guān)系為Y=Y′，則A=A2，B=A1，C=A0，Y′中包含Y的最小項時，函數(shù)Dn=1，未包含最小項時，Dn=0，即

D0=D1=D2=D4=0

D3=D5=D6=D7=1根據(jù)上面分析的結(jié)果，畫出電路連線圖，如圖17.21所示。圖17.21例17.7電路連線圖

【例17.8】

試用數(shù)據(jù)選擇器設(shè)計一個4位奇偶校驗器，

要求4位二進(jìn)制數(shù)中含有奇數(shù)個1時，輸出為1，否則為0。

解

(1)根據(jù)題意，列出相應(yīng)的真值表，見表17.12，求出邏輯函數(shù)的表達(dá)式。由真值表求出邏輯函數(shù)的表達(dá)式：因函數(shù)中包含4個變量，故選用八選一電路，可用雙四選一74LS14539來實現(xiàn):

Y與Y′的比較結(jié)果為

A2＝A；A1＝B；A0＝C；D10＝D；D11＝D；D12＝D

D13＝D；D20＝D；D21＝D；D22＝D；D23＝D

畫出電路連線圖，如圖17.22所示。圖17.22例17.8電路連線圖17.4.2用譯碼器實現(xiàn)組合邏輯函數(shù)

由于二進(jìn)制譯碼器的輸出為輸入變量的最小項，即一個輸出對應(yīng)一個最小項，而任何一個邏輯函數(shù)都可以變換為最小項之和的標(biāo)準(zhǔn)形式，因此，用譯碼器可以實現(xiàn)單個輸出或多個輸出的組合邏輯函數(shù)。

【例17.9】

試用譯碼器實現(xiàn)邏輯函數(shù)：

解將邏輯函數(shù)變?yōu)樽钚№棙?biāo)準(zhǔn)式:由于變量數(shù)為3個(A、B、C)，因而選用3線-8線譯碼器，其輸出表達(dá)式為將Y和Y′比較后得到：畫出相應(yīng)的連線圖，如圖17.23所示。圖17.23例17.9連線圖

【例17.10】

試用譯碼器和門電路構(gòu)成1個一位全加器。

解

(1)根據(jù)題意，列出一位全加器的真值表。設(shè)在第i位的2個二進(jìn)數(shù)相加，被加數(shù)為Ai，加數(shù)為Bi，相鄰低的進(jìn)位為Ci－1，本位的和為Si，向高位的進(jìn)位為Ci，由此列出全加器的真值表，如表17.13所示。

(2)根據(jù)真值表寫出輸出邏輯函數(shù):將上式變?yōu)榕c非式:

(3)由于有3個輸入變量，2個輸出變量，故選用3線-8線譯碼器74LS138。令A(yù)2=Ai，A1=Bi，A0=Ci－1，則與74LS138輸出表達(dá)式比較后得出相應(yīng)表達(dá)式：(4)畫出連線圖，如圖17.24所示。圖17.24例17.10連線圖

17.5顯示譯碼器及顯示器

17.5.1七段數(shù)碼顯示器

常見的七段數(shù)碼顯