電子科技大學(xué)成都學(xué)院實(shí)驗(yàn)報(bào)告模板

電子科技大學(xué)成都學(xué)院實(shí)驗(yàn)報(bào)告冊課程名稱：EDA實(shí)驗(yàn)與實(shí)踐姓名：學(xué)號：院系：微電子技術(shù)系專業(yè)：電子科學(xué)與技術(shù)教師：2013年12月10日實(shí)驗(yàn)一：奇數(shù)分頻一、實(shí)驗(yàn)?zāi)康模赫莆沼肰erilogHDL語言實(shí)現(xiàn)奇數(shù)分頻。二、實(shí)驗(yàn)原理和內(nèi)容：內(nèi)容：編寫奇數(shù)分頻模塊，實(shí)現(xiàn)對輸入時(shí)鐘信號的17分頻，同時(shí)占空比為50%的方波信號。原理：采用了兩個(gè)計(jì)數(shù)器，一個(gè)由輸入時(shí)鐘上升沿觸發(fā)，另一個(gè)由輸入時(shí)鐘下降沿觸發(fā)，兩個(gè)分頻器的輸出信號正好有半個(gè)時(shí)鐘周期的相位差，最后將兩個(gè)計(jì)數(shù)器的輸出相或，即得占空比為50%的方波信號。三、實(shí)驗(yàn)步驟：1、啟動QuartusII建立一個(gè)空白工程，然后命令為couter17.qpf2、新建VerilogHDL源程序文件counter17,v，輸入程序代碼并保存（完整的VerilogHDL程序參考程序清單），然后進(jìn)行綜合編譯。若在編譯過程中發(fā)現(xiàn)錯誤，則找出并更改錯誤，直至編譯成功為止。3、新建文件對話框VectorWareformfile，單擊ok關(guān)閉建立一個(gè)空的波形編輯器窗口，并改名為counter17.vwf保存。在所示Name選項(xiàng)卡內(nèi)雙擊鼠標(biāo)左鍵，彈出一對話框，選擇NodeFinder按鈕，再次彈出了一對話框，選擇list添加所有引腳，再單擊ok，然后編輯輸入節(jié)點(diǎn)波形，最后再Q(mào)uartus主界面下選擇Tools--》SimulatorTool命令，彈出一對話窗，第一步：在Simulationinput選擇仿真文件counter17.vwf第二步：在Simulationmode選擇Functional第三步：點(diǎn)擊GenerateFunctionalSimulationNetlist生成仿真網(wǎng)表第四步：點(diǎn)擊左下角的Start開始仿真，結(jié)束后再點(diǎn)擊Open打開仿真后的波形文件。4、檢查是否正確，若錯誤，則修改程序，直到達(dá)到要求。四、實(shí)驗(yàn)數(shù)據(jù)和結(jié)果：modulecouter17(clk,clk_out);inputclk;outputclk_out;reg[4:0]m,n;wireclk_out;regclk_out1,clk_out2;assignclk_out=(clk_out1|clk_out2);always@(posedgeclk)beginm<=m+1;if(m==16)m<=0;elseif(m==15)beginclk_out1=~clk_out1;endelseif(m==7)beginclk_out1=~clk_out1;endendalways@(negedgeclk)beginn<=n+1;if(n==16)n<=0;elseif(n==15)beginclk_out2=~clk_out2;endelseif(n==7)beginclk_out2=~clk_out2;endendendmodule仿真波形結(jié)果為：五、實(shí)驗(yàn)總結(jié)：進(jìn)過波形仿真的驗(yàn)證可知，程序?qū)崿F(xiàn)了對輸入信號的17分頻，且其占空比為50%。該程序只要稍加改動可以實(shí)現(xiàn)任意奇數(shù)分頻。實(shí)驗(yàn)二：靜態(tài)數(shù)碼管顯示一、實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)7段數(shù)碼管顯示譯碼器的設(shè)計(jì)，進(jìn)一步了解、熟悉和掌握FPGA開發(fā)軟件QuartusII的使用方法及VerilogHDL的編程方法，學(xué)習(xí)LPM兆功能模塊的調(diào)用。實(shí)驗(yàn)原理和內(nèi)容：原理：實(shí)驗(yàn)箱上有8個(gè)位碼DIG0~DIG7和8個(gè)段碼SEG0~SEG7分別與FPGA相應(yīng)的引腳相連。只要DIG0~DIG7上一直輸出低電平“0”，則8個(gè)數(shù)碼管將顯示相同的數(shù)碼（因?yàn)?個(gè)LED數(shù)碼管的段碼線分別接到了同一引腳上），這樣8位動態(tài)LED數(shù)碼管就變成了靜態(tài)LED。內(nèi)容：建立7段譯碼顯示模塊，用于控制LED數(shù)碼管的靜態(tài)顯示。要求在SmartSOPC實(shí)驗(yàn)箱上的數(shù)碼管依次顯示0~9和A~F16個(gè)字符。實(shí)驗(yàn)步驟：啟動QuartusII建立一個(gè)空白工程，然后命令為sled.qpf新建VerilogHDL源程序文件decl7s.v，輸入程序代碼并保存（完整的VerilogHDL程序參考程序清單3.4），然后進(jìn)行綜合編譯。若在編譯過程中發(fā)現(xiàn)錯誤，則找出并更改錯誤，直至編譯成功為止。選擇目標(biāo)器件并對相應(yīng)的引腳進(jìn)行鎖定，將未使用的引腳設(shè)置為三態(tài)。信號引腳seg[0]169seg[1]170seg[2]167seg[3]168seg[4]165seg[5]166seg[6]163seg[7]164clock284、將sled.bdf設(shè)置為頂層實(shí)體。對該工程文件進(jìn)行全程編譯處理，若在編譯過程中發(fā)現(xiàn)錯誤，則找出并更正錯誤，直至編譯成功為止。5、連接硬件，下載程序。實(shí)驗(yàn)數(shù)據(jù)和結(jié)果：modulesled(clk,seg,dig);inputclk;output[7:0]seg,dig;reg[7:0]segr;reg[7:0]dig=8'h00;regclk_out;reg[3:0]d;reg[31:0]count;regstate;assignseg=segr;parameters0=1'b0,s1=1'b1;always@(posedgeclk)//1sbegincount<=count+1;if(count==23999999)begincount<=0;clk_out<=~clk_out;endendalways@(posedgeclk_out)begincasex(state) s0:begind<=d+1; if(d==4'hf) begind<=4'he;state<=s1;end end s1:begind<=d-1; if(d==4'h0) begind<=4'h1;state<=s0;end end endcaseendalways@(d)begincase(d)4'd0:segr=8'hc0;//顯示4'd1:segr=8'hf9;//顯示1 4'd2:segr=8'ha4;//顯示2 4'd3:segr=8'hb0;//顯示3 4'd4:segr=8'h99;//顯示4 4'd5:segr=8'h92;//顯示5 4'd6:segr=8'h82;//顯示6 4'd7:segr=8'hf8;//顯示7 4'd8:segr=8'h80;//顯示8 4'd9:segr=8'h90;//顯示9 4'd10:segr=8'h88;//顯示A 4'd11:segr=8'h83;//顯示B 4'd12:segr=8'hc6;//顯示C 4'd13:segr=8'ha1;//顯示D 4'd14:segr=8'h86;//顯示E 4'd15:segr=8'h8e;//顯示F default:segr=8'hxx;endcaseendendmodule顯示：從0~F再到F~0循環(huán)顯示；五、實(shí)驗(yàn)總結(jié)：由于LED靜態(tài)顯示需要占用較多的I/O口，且功耗較大，因此在大多數(shù)場合通常不采用靜態(tài)顯示，而采用動態(tài)掃描的方法來控制LED數(shù)碼管的顯示實(shí)驗(yàn)三：顯示學(xué)號實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)動態(tài)掃描顯示的原理及電路的設(shè)計(jì)。二、實(shí)驗(yàn)原理和內(nèi)容：內(nèi)容：是建立數(shù)碼管動態(tài)掃描顯示模塊，具體的內(nèi)容：A、在SmartSOPC實(shí)驗(yàn)箱上完成LED數(shù)碼管的動態(tài)顯示“40720323”這八個(gè)數(shù)字。B、放慢掃描速度演示動態(tài)顯示的原理過程。原理：在SmartSOPC實(shí)驗(yàn)箱上有八個(gè)數(shù)碼管，其中每個(gè)數(shù)碼管的8個(gè)段：a、b、c、d、e、f、g、h（h是小數(shù)點(diǎn)）都分別連到seg0~seg7，8個(gè)數(shù)碼管分別由8個(gè)選通信號dig0~dig7來選擇。被選通的數(shù)碼管顯示數(shù)據(jù)，其余的關(guān)閉。根據(jù)這種電路狀態(tài)，8個(gè)數(shù)碼管全都顯示想要的數(shù)據(jù)，就必須使得8個(gè)選通信號dig0~dig7分別單獨(dú)選通，同時(shí)，在段信號輸入口加上希望在該對應(yīng)數(shù)碼管上顯示的數(shù)據(jù)，于是隨著選通信號的掃描就能實(shí)現(xiàn)掃描顯示的目的。雖然每次只有一個(gè)LED顯示，但是只要掃描顯示速度夠快，由于人的視覺余輝效應(yīng)，使我們?nèi)詴杏X所有的數(shù)碼管都在同時(shí)顯示。實(shí)驗(yàn)步驟：1、啟動QuartusII建立一個(gè)空白工程，然后命令為snum.qpf2、新建VerilogHDL源程序文件snum.v，輸入程序代碼并保存（完整的VerilogHDL程序參考程序清單），然后進(jìn)行綜合編譯。若在編譯過程中發(fā)現(xiàn)錯誤，則找出并更改錯誤，直至編譯成功為止。3、新建圖形設(shè)計(jì)文件名為snum.bdf并保存。4、選擇目標(biāo)器件并對相應(yīng)的引腳進(jìn)行鎖定，將未使用的引腳設(shè)置為三態(tài)。信號引腳信號引腳seg[0]169dig[1]159seg[1]170dig[2]162seg[2]167dig[3]161seg[3]168dig[4]215seg[4]165dig[5]216seg[5]166dig[6]213seg[6]163dig[7]214seg[7]164clock28dig[0]1605、對該工程文件進(jìn)行全程編譯處理，若在編譯過程中發(fā)現(xiàn)錯誤，則找出并更正錯誤，直至編譯成功為止。5、連接硬件，下載程序。四、實(shí)驗(yàn)數(shù)據(jù)和結(jié)果：modulenum(clock,seg,dig);inputclock;output[7:0]seg,dig;reg[7:0]seg,dig;reg[32:0]coutsz;//分頻計(jì)數(shù)reg[2:0]cout;//數(shù)碼管計(jì)數(shù)regclk_out;//分頻后時(shí)鐘1msreg[31:0]disp=32'h40720323;reg[31:0]disp_dat;always@(posedgeclock)//1msbegincoutsz<=coutsz+1;if(coutsz==23999) begin clk_out<=~clk_out; coutsz<=0; endendalways@(posedgeclk_out)begin cout<=cout+1'b1;endalways@(posedgeclk_out)begincase(cout)//選擇掃描顯示數(shù)據(jù)3'h0:disp_dat=disp[31:28];3'h1:disp_dat=disp[27:24];3'h2:disp_dat=disp[23:20];3'h3:disp_dat=disp[19:16];3'h4:disp_dat=disp[15:12];3'h5:disp_dat=disp[11:8];3'h6:disp_dat=disp[7:4];3'h7:disp_dat=disp[3:0];endcasecase(cout) 3'h0:dig=8'b01111111;//選擇第1個(gè)數(shù)碼管 3'h1:dig=8'b10111111;//選擇第2個(gè)數(shù)碼管 3'h2:dig=8'b11011111;//選擇第3個(gè)數(shù)碼管 3'h3:dig=8'b11101111;//選擇第4個(gè)數(shù)碼管 3'h4:dig=8'b11110111;//選擇第5個(gè)數(shù)碼管 3'h5:dig=8'b11111011;//選擇第6個(gè)數(shù)碼管 3'h6:dig=8'b11111101;//選擇第7個(gè)數(shù)碼管 3'h7:dig=8'b11111110;//選擇第8個(gè)數(shù)碼管 endcaseendalways@(disp_dat)begincase(disp_dat) 4'd0:seg=8'hc0;//顯示0 4'd1:seg=8'hf9;//顯示1 4'd2:seg=8'ha4;//顯示2 4'd3:seg=8'hb0;//顯示3 4'd4:seg=8'h99;//顯示4 4'd5:seg=8'h92;//顯示5 4'd6:seg=8'h82;//顯示6 4'd7:seg=8'hf8;//顯示7 4'd8:seg=8'h80;//顯示8 4'd9:seg=8'h90;//顯示9 4'd10:seg=8'h88;//顯示A 4'd11:seg=8'h83;//顯示B4'd12:seg=8'hc6;//顯示C 4'd13:seg=8'ha1;//顯示D 4'd14:seg=8'h86;//顯示E 4'd15:seg=8'h8e;//顯示Fendcaseendendmodule顯示：（用肉眼看）同時(shí)顯示為：40720323五、實(shí)驗(yàn)總結(jié)：動態(tài)掃描顯示時(shí)刷新率最好大于50Hz，即每顯示一輪的時(shí)間不超過20ms。每個(gè)數(shù)碼管顯示的時(shí)間不能太長也不能太短，時(shí)間太長會影響刷新率，導(dǎo)致總體顯示呈現(xiàn)閃爍的現(xiàn)象；時(shí)間太短發(fā)光二極管的電流導(dǎo)通時(shí)間也會就短，會影響總體的顯示亮度。一般控制在1ms左右最佳實(shí)驗(yàn)四：按鍵消抖一、實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)按鍵去抖動電路的硬件設(shè)計(jì)。二、實(shí)驗(yàn)原理和內(nèi)容：內(nèi)容：通過SmartSOPC實(shí)驗(yàn)箱上的按鍵KEY1（經(jīng)過消抖）或KEY2（沒有消抖）控制數(shù)碼管顯示數(shù)字。對比有加消抖模塊和沒加消抖模塊電路的區(qū)別。原理：作為機(jī)械開關(guān)的鍵盤，在按鍵操作時(shí)，機(jī)械觸點(diǎn)的彈性及電壓突跳等原因，在觸點(diǎn)閉合或開啟的瞬間會出現(xiàn)電壓抖動。按鍵去抖動關(guān)鍵在于提取穩(wěn)定的低電平狀態(tài)，濾除前沿、后沿抖動毛刺。對于一個(gè)按鍵信號，可以用一個(gè)脈沖對它經(jīng)行采樣。如果連續(xù)三次采樣為低電平，可以認(rèn)為信號已經(jīng)處于鍵穩(wěn)定狀態(tài)，這時(shí)輸出一個(gè)低電平按鍵信號。繼續(xù)采樣的過程中如果不能滿足連續(xù)三次采樣為低，則認(rèn)為鍵穩(wěn)定狀態(tài)結(jié)束，這時(shí)輸出變?yōu)楦唠娖?。三、?shí)驗(yàn)步驟：1、啟動QuartusII建立一個(gè)空白工程，然后命令為key.qpf2、新建VerilogHDL源程序文件key.v，輸入程序代碼并保存（完整的VerilogHDL程序參考程序清單），然后進(jìn)行綜合編譯。若在編譯過程中發(fā)現(xiàn)錯誤，則找出并更改錯誤，直至編譯成功為止。3、新建圖形設(shè)計(jì)文件名為key.bdf并保存。4、選擇目標(biāo)器件并對相應(yīng)的引腳進(jìn)行鎖定，將未使用的引腳設(shè)置為三態(tài)。信號引腳信號引腳seg[0]169dig[2]162seg[1]170dig[3]161seg[2]167dig[4]215seg[3]168dig[5]216seg[4]165dig[6]213seg[5]166dig[7]214seg[6]163key_in121seg[7]164key2122dig[0]160clock28dig[1]1595、對該工程文件進(jìn)行全程編譯處理，若在編譯過程中發(fā)現(xiàn)錯誤，則找出并更正錯誤，直至編譯成功為止。5、連接硬件，下載程序。四、實(shí)驗(yàn)數(shù)據(jù)和結(jié)果：modulekey(clk,key1,key2,seg,dig);inputclk;inputkey1;inputkey2;output[7:0]seg;output[7:0]dig;reg[7:0]dig;reg[7:0]seg;wireclock;regkey_out;reg[31:0]count;regclk_out;reg[3:0]d;regdout1,dout2,dout3;andm1(clock,key2,key_out);always@(posedgeclk)//1msbegincount<=count+1;if(count==239999)begincount<=0;clk_out<=~clk_out;endendalways@(posedgeclk_out)//bouncebegindout1<=key1;dout2<=dout1;dout3<=dout2;beginkey_out<=(dout1|dout2|dout3);endendalways@(posedgeclock)beginbegind<=0;d<=d+1;dig=8'b01111111;endbegincase(d)4'h0:seg=8'hc0; 4'h1:seg=8'hf9; 4'h2:seg=8'ha4; 4'h3:seg=8'hb0; 4'h4:seg=8'h99; 4'h5:seg=8'h92; 4'h6:seg=8'h82; 4'h7:seg=8'hf8; 4'h8:seg=8'h80; 4'h9:seg=8'h90; 4'ha:seg=8'h88; 4'hb:seg=8'h83; 4'hc:seg=8'hc6; 4'hd:seg=8'ha1; 4'he:seg=8'h86; 4'hf:seg=8'h8e;endcaseendendendmodule顯示：當(dāng)按下key1后數(shù)碼管顯示數(shù)字自動加1，而當(dāng)按下key2后數(shù)碼管顯示數(shù)字不是依次加1，而是一個(gè)隨機(jī)數(shù)。實(shí)驗(yàn)總結(jié)：當(dāng)按下KEY1時(shí)，能穩(wěn)定顯示0~F，而按下KEY2時(shí)，數(shù)碼管顯示數(shù)字很不穩(wěn)定消抖電路的采樣時(shí)鐘要實(shí)際應(yīng)用可以靈活改變，因?yàn)榘存I觸發(fā)的時(shí)間一般為幾百毫秒，干擾毛刺脈寬一般為幾百毫秒到幾毫秒，所以采樣時(shí)鐘的周期一般為幾毫秒實(shí)驗(yàn)五：序列檢測器一、實(shí)驗(yàn)?zāi)康模赫莆绽糜邢逘顟B(tài)機(jī)實(shí)現(xiàn)一般時(shí)序邏輯分析的方法，了解一般狀態(tài)機(jī)的設(shè)計(jì)與應(yīng)用。二、實(shí)驗(yàn)原理和內(nèi)容：內(nèi)容：設(shè)計(jì)一序列檢測器，進(jìn)行波形仿真驗(yàn)證。原理：當(dāng)序列檢測器連續(xù)收到一組串行二進(jìn)制碼后，如果這組序列碼與檢測器中預(yù)先設(shè)置的序列碼相同，則輸出1，否則輸出0.這種檢測的關(guān)鍵是必須收到連續(xù)的正確碼，所以要求檢測器必須對前一次接收到的序列碼做記憶分析，直到在連續(xù)檢測中所收到的每一位二進(jìn)碼都與預(yù)置序列碼對應(yīng)相同。在檢測過程中，只要有一位不相等都在回到初始狀態(tài)重新開始檢測。實(shí)驗(yàn)步驟：1、啟動QuartusII建立一個(gè)空白工程，然后命令為schk.qpf2、新建VerilogHDL源程序文件schk,v，輸入程序代碼并保存（完整的VerilogHDL程序參考程序清單），然后進(jìn)行綜合編譯。若在編譯過程中發(fā)現(xiàn)錯誤，則找出并更改錯誤，直至編譯成功為止。3、新建文件對話框VectorWareformfile，單擊ok關(guān)閉建立一個(gè)空的波形編輯器窗口，并改名為schk.vwf保存。在所示Name選項(xiàng)卡內(nèi)雙擊鼠標(biāo)左鍵，彈出一對話框，選擇NodeFinder按鈕，再次彈出了一對話框，選擇list添加所有引腳，再單擊ok，然后編輯輸入節(jié)點(diǎn)波形，最后再Q(mào)uartus主界面下選擇Tools--》SimulatorTool命令，彈出一對話窗，第一步：在Simulationinput選擇仿真文件schk.vwf第二步：在Simulationmode選擇Functional第三步：點(diǎn)擊GenerateFunctionalSimulationNetlist生成仿真網(wǎng)表第四步：點(diǎn)擊左下角的Start開始仿真，結(jié)束后再點(diǎn)擊Open打開仿真后的波形文件。4、檢查是否正確，若錯誤，則修改程序，直到達(dá)到要求。四、實(shí)驗(yàn)數(shù)據(jù)和結(jié)果：moduleschk(rst,clk,state,In,Out);inputrst,clk,In;outputOut;output[2:0]state;reg[2:0]state;regOut;parameters0=3'd0,s1=3'd1,s2=3'd2,s3=3'd3,s4=3'd4,s5=3'd5;always@(posedgeclk)beginif(!rst)Beginstate<=s0;Out<=0;endelsecasex(state)s0:beginif(In==0)beginstate<=s1;Out<=0;endelsebeginstate<=s0;Out<=0;endends1:beginif(In==0)beginstate<=s0;Out<=0;endelsebeginstate<=s2;Out<=0;endends2:beginif(In==0)beginstate<=s1;Out<=0;endelsebeginstate<=s3;Out<=0;endends3:beginif(In==0)beginstate<=s4;Out<=0;endelsebeginstate<=s0;Out<=0;endends4:beginif(In==0)beginstate<=s1;Out<=0;endelsebeginstate<=s5;Out<=1;endends5:beginif(In==0)beginstate<=s0;Out<=0;endelsebeginstate<=s3;Out<=0;endenddefaultstate<=s0;endcaseendendmodule波形仿真結(jié)果為：五、實(shí)驗(yàn)總結(jié)：該代碼經(jīng)過仿真驗(yàn)證，能夠檢測序列01101。狀態(tài)機(jī)是VerilogHDL里重要的思想，應(yīng)該學(xué)會靈活運(yùn)用。要實(shí)現(xiàn)其他序列只需畫其狀態(tài)轉(zhuǎn)換圖，將狀態(tài)機(jī)的部分修改即可。實(shí)驗(yàn)六：花樣流水燈實(shí)驗(yàn)?zāi)康模菏煜ず驼莆誄PLD/FPGA開發(fā)軟件的使用方法及VerilogHDL的編程方法，學(xué)習(xí)簡單的時(shí)序電路的設(shè)計(jì)和硬件測試。實(shí)驗(yàn)原理和內(nèi)容：內(nèi)容：建立可用于控制LED流水燈的簡單硬件電路，要求在SmartSOPC實(shí)驗(yàn)箱上實(shí)驗(yàn)花樣流水燈。原理：建立分頻模塊和花樣顯示模塊，分頻模塊實(shí)現(xiàn)LED燈顯示的頻率，花樣顯示模塊實(shí)現(xiàn)LED燈如何顯示。實(shí)驗(yàn)步驟：啟動QuartusII建立一個(gè)空白工程，命名為hyledwater.qpf。新建VerilogHDL源程序文件hyledwater.v，輸入程序代碼并保存，然后進(jìn)行綜合編譯。若在編譯過程中發(fā)生錯誤，則找出并更正，直至編譯成功為止。由hyledwater.v生成名為hyledwater.bsf的模塊符號文件，將光盤中的int_div.bsf和int_div.v拷貝到工程目錄下。新建圖形文件命名為hyledwater.bdf并保存，在空白處雙擊鼠標(biāo)左鍵后分別將project下的hyledwater和int_div模塊放入圖形文件hyledwater.bdf中，加輸入，輸出引腳并命名。按下圖所示進(jìn)行連接選擇目標(biāo)器件并對相應(yīng)的引腳進(jìn)行鎖定，在這里所選擇的器件為Altera公司Cyclone系列的EP1C12Q240C8芯片，引腳設(shè)置如下表，未使用的引腳設(shè)為三態(tài)輸入。信號引腳Led[0]50Led[1]53Led[2]54Led[3]55Led[4]176Led[5]47Led[6]48Led[7]