逐次逼近寄存器型ADC設(shè)計報告(組員姓名)

./逐次逼近寄存器型ADC設(shè)計報告組員〔學(xué)號〕：李金寶胡守洋魯海強尚林浩專業(yè)〔年級〕：集成電路設(shè)計與集成系統(tǒng)課程名稱：數(shù)模混合集成電路設(shè)計〔08〕提交日期：.一、組員分工：序號組員承擔(dān)工作1王旭煜采樣保持電路s/h；數(shù)模轉(zhuǎn)換內(nèi)容整合2X帥比較器3X勛Mos開關(guān)兩項不交疊時鐘4X健運算放大器二、項目設(shè)計要求：設(shè)計一個12bit逐次逼近寄存器型模數(shù)轉(zhuǎn)換器SARADC三、項目參數(shù)要求：分辨率12bit采樣頻率100KHz功耗<2mW電源電壓2.5V面積<3mm工作溫度0~80工藝技術(shù)0.25um四、項目設(shè)計內(nèi)容：圖1逐次逼近寄存器型模數(shù)轉(zhuǎn)換器工作原理框圖1.逐次逼近寄存器型模數(shù)轉(zhuǎn)換器〔SARADC〕整體結(jié)構(gòu)：圖1逐次逼近寄存器型模數(shù)轉(zhuǎn)換器工作原理框圖2.逐次逼近寄存器型模數(shù)轉(zhuǎn)換器〔SARADC〕的特點與應(yīng)用：特點：中級轉(zhuǎn)換速度,低功耗,高精度,小尺寸應(yīng)用：便攜式儀表、筆輸入量化器,工業(yè)控制和數(shù)據(jù)/信號采集器等3.逐次逼近寄存器型模數(shù)轉(zhuǎn)換器〔SARADC〕工作原理：SARADC其基本結(jié)構(gòu)如圖1所示,包括采樣保持電路<S/H>、比較器<COMPARE>、數(shù)/模轉(zhuǎn)換器<DAC>、逐次逼近寄存器<SARREGISTER>和邏輯控制單元<SARLOGIC>。模擬輸入電壓VIN由采樣保持電路采樣并保持,為實現(xiàn)二進(jìn)制搜索算法,首先由SARLOGIC控制N位寄存器設(shè)置在中間刻度,即令最高有效位MSB為"1"電平而其余位均為"0"電平,此時數(shù)字模擬轉(zhuǎn)換器DAC輸出電壓VDAC為0.5VREF,其中VREF為提供給ADC的基準(zhǔn)電壓。由比較器對VIN和VDAC進(jìn)行比較,若VIN>VDAC,則比較器輸出"1"電平,N位寄存器的MSB保持"1"電平；反之,若VIN<VDAC,則比較器輸出"0"電平,N位寄存器的MSB被置為"0"電平。一次比較結(jié)束后,MSB被置為相應(yīng)的電平,同時邏輯控制單元移至次高位并將其置"1",其余位置"0",進(jìn)行下一次比較,直至最低有效位LSB比較完畢。整個過程結(jié)束,即完成了一次模擬量到數(shù)字量的轉(zhuǎn)換,N位轉(zhuǎn)換結(jié)果存儲在寄存器內(nèi),并由此最終輸出所轉(zhuǎn)化模擬量的數(shù)字碼。4.逐次逼近寄存器型模數(shù)轉(zhuǎn)換器〔SARADC〕各子模塊設(shè)計：子模塊1：比較器〔COMPARE〕電路結(jié)構(gòu)：<給出電路結(jié)構(gòu)圖>工作原理：比較器的部分是模擬和數(shù)字轉(zhuǎn)換的通道,通過比較電壓的高低來確定數(shù)字信號,來達(dá)到逐次逼近的目的,當(dāng)生成的電壓高于基準(zhǔn)電壓的時候,比較值為0,就會生成一個比剛才小一點的電壓來繼續(xù)比較,如果基準(zhǔn)電壓高于生成電壓,那么比較值為1,就會生成一個高一點的電壓。比較器電路是電路是將一個模擬信號與另一個模擬信號進(jìn)行比較,根據(jù)比較結(jié)果輸出一個二進(jìn)制信號。實際上,比較器完成的是模擬數(shù)據(jù)轉(zhuǎn)換中量化的過程,可見比較器的優(yōu)劣直接影響著模擬轉(zhuǎn)換器的性能。參數(shù)設(shè)定：左上方的pmos的w/l為4.5/1,然后對稱的兩個pmos的w/l也為4.5/1,中間兩個對稱的nmos的w/l為3/1,左下方兩個對稱的nmos的w/l為4.5/l,右上方的pmos的w/l為38/1.右下方的nmos的w/l為35/1.左端的電容為0.03pf,右端的為3pf。Vdd電源電壓為2.5v。其中恒流源電路產(chǎn)生30ua的電流,比較器后面的兩個反相器用以拉高輸出的高電平和降低輸出的低電壓。仿真網(wǎng)表：*Maincircuit:Module0.lib'mix025_1.l'ttvddvddgnd2.5vvin-in-gndpwl01.25v1us2.0v2.3us2.2v4.5us1.2v5us1.8vvin+in+gndsin1.251.251000kC1N4Gnd3pFC2N3Gnd0.03pFM3N5in-N6GndnchL=1uW=3uM4N6in+N3N1nchL=1uW=3uM5N6N2GndN1nchL=1uW=8uM6N10N4GndGndnchL=1uW=15uM7N4N2GndGndnchL=1uW=35uM8outN10GndGndnchL=1uW=15uM9GndN2N2GndnchL=1uW=4.5uM10VddN5N5VddpchL=1uW=4.5uM11N3N5VddVddpchL=1uW=4.5uM12N4N3VddVddpchL=1uW=35uM13N10N4VddVddpchL=1uW=15uM14outN10VddVddpchL=1uW=15uM15VddN2N2VddpchL=1uW=4.5ui15vddn130uA.tran10ns10us.printv<in->v<in+>v<out>.endEndofmaincircuit:Module0精度仿真網(wǎng)表*Maincircuit:Module0.lib'mix025_1.l'ttvddvddgnd2.5vvin-in-gndpwl01.0565u1.0565.01u1.110u1.1vin+in+gndpwl01.065u1.065.01u1.09610u1.096C1N3Gnd0.03pFC2N1Gnd0.3pFM3N2in-N4GndnchL=1uW=3uM4N4in+N3N5nchL=1uW=3uM5N4N7GndN5nchL=1uW=4.5uM6N10N1GndGndnchL=1uW=15uM7N1N7GndGndnchL=1uW=35uM8outN10GndGndnchL=1uW=15uM9GndN7N7GndnchL=1uW=4.5uM10VddN2N2VddpchL=1uW=4.5uM11N3N2VddVddpchL=1uW=4.5uM12N1N3VddVddpchL=1uW=38uM13N10N1VddVddpchL=1uW=15uM14outN10VddVddpchL=1uW=15uM15VddN7N7VddpchL=1uW=4.5u.tran10ns10us.printv<in->v<in+>v<out>*Endofmaincircuit:Module0仿真結(jié)果：輸出高電平為2.5v,低電平為0v。動態(tài)仿真結(jié)果將一正弦信號和一不確定信號進(jìn)行比較,說明比較器能過實現(xiàn)此功能。不過將恒流源集成到比較器效果比較好。精度仿真結(jié)果版圖：〔要求在版圖中標(biāo)出該模塊與外界連接的各端口名稱,用標(biāo)尺標(biāo)出版圖尺寸值〕子模塊2：采樣保持電路<S/H>〔1〕電路結(jié)構(gòu)：<給出電路結(jié)構(gòu)圖>〔2〕工作原理：采樣保持電路結(jié)構(gòu)為：傳輸門開關(guān),采樣電容器,保持電路。其中保持電路為電壓跟隨器,當(dāng)開關(guān)導(dǎo)通的時候,通過外加信號給電容充電,斷開后由于電容無法放電,將繼續(xù)保持原來的電壓,這個電壓被電壓跟隨器保持下來,這樣的結(jié)構(gòu)就構(gòu)成了采樣保持電路。傳輸門為低電平導(dǎo)通,原理為：分別由nmos和pmos的源和漏連接傳輸門的兩端,然后nmos和pmos的柵極分別加載上相反的電壓,當(dāng)nmos加高電壓,pmos加低電壓的時候,傳輸門導(dǎo)通,當(dāng)nmos加低電平,pmos加高電平的時候,傳輸門關(guān)閉。同時用nmos和pmos來做傳輸門可以減少傳輸?shù)拈撝祿p失?！?〕參數(shù)設(shè)定：傳輸門部分的pmos和nmos的尺寸完全一致,為15/1,采樣電容為1pf,電壓跟隨其部分的上方三個pmos的尺寸分別為：15/115/115/1;中間兩個nmos尺寸是3/1；下方的三個nmos的尺寸分別為4.5/14.5/114/1,電壓跟隨器中的兩個電容都是3pf〔4〕仿真網(wǎng)表：*Maincircuit:Module0.lib'mix025_1.l'ttviningndsin1.25v1.25v100kvkkgndpulse<2.5000.1n0.1n2.5u5u>C1outGnd3pFC2N8out3pFC3N1Gnd1pFM4N7kN5N5pchL=1uW=15uM5inN7N1GndnchL=1uW=15uM6N3outN2GndnchL=1uW=3uM7outN6GndGndnchL=1uW=14uM8GndN6N6GndnchL=1uW=4.5uM9N2N1N8GndnchL=1uW=3uM10N2N6GndGndnchL=1uW=4.5uM11N7kGndGndnchL=1uW=3uM12inkN1N5pchL=1uW=15uM13N5N3N3N5pchL=1uW=15uM14N8N3N5N5pchL=1uW=15uM15outN8N5N5pchL=1uW=15ui16N4N630uAv17N5Gnd2.5v.tran10ns40us.printv<in>v<k>v<out>.end*Endofmaincircuit:Module0〔5〕仿真結(jié)果：三組信號分別為開關(guān)信號〔方波〕,輸入信號〔正弦波〕和輸出信號,如圖,當(dāng)開關(guān)信號為低電平時進(jìn)行采樣,當(dāng)開關(guān)信號為高電平時為保持狀態(tài)。采樣頻率較高,幾乎沒有延遲,完全達(dá)到要求。版圖：下圖是比較器的版圖,在比較器的輸出后面加了兩個反相器,能夠修正比較器的輸出電平為高2.5v,低0v。版圖中器件的尺寸已在文中標(biāo)出。子模塊3：數(shù)模轉(zhuǎn)換器DAC電路結(jié)構(gòu):〔2〕工作原理：采用的電荷按比例縮放的dac中并沒有清零開關(guān),如果輸出接到比較器那么電容在通斷的過程中會自動放電清零,也就是說,輸出端是一個封閉的區(qū)域的電荷量不會變化的,產(chǎn)生的電壓完全是外部因素產(chǎn)生的感應(yīng)電壓。〔3〕參數(shù)設(shè)定：雙向傳輸門中使用的pmos和nmos的所有參數(shù)都一樣是2/1,12組電容值依次按比例增加。〔4〕仿真網(wǎng)表：*Maincircuit:Module0.lib'mix025_1.l'ttvref102.5vv0d00PULSE<02.500.01n0.01n400u800u>v1d10PULSE<02.500.01n0.01n200u400u>v2d20PULSE<02.500.01n0.01n100u200u>v3d30PULSE<02.500.01n0.01n50u100u>v4d40PULSE<02.500.01n0.01n25u50u>v5d50PULSE<02.500.01n0.01n12.5u25u>c0out20.32fc1out30.16fc2out40.08fc3out50.04fc4out60.02fc5out70.01fc6out00.01f.subcktinvd310m13200nchw=5ul=1um41231pchw=5ul=1um22d00nchw=1ul=1um31d21pchw=1ul=1u.endsX1d0210invX2d1310invX3d2410invX4d3510invX5d4610invX6d5710inv.tran250u1600u.printv<1,out>.printv<v0>v<v1>v<v2>v<v3>.end〔5〕仿真結(jié)果：*Endofmaincircuit:Module0控制方波和輸出波形〔6〕版圖：〔要求在版圖中標(biāo)出該模塊與外界連接的各端口名稱,用標(biāo)尺標(biāo)出版圖尺寸值〕子模塊4：其他子模塊〔如：MOS開關(guān)、兩相不交疊時鐘、運算放大器、偏置電路、邏輯門電路等等〕〔1〕電路結(jié)構(gòu)：〔給出電路結(jié)構(gòu)圖〕MOS開關(guān)兩項不交疊時鐘運算放大器工作原理：傳輸門的工作原理,pmos管可以很好的傳輸高電平,nmos管可以很好的傳輸?shù)碗娖?如果僅僅是傳輸高電平和低電平,那么可以考慮采用一p管或者一個n管,在采樣保持電路中使用的傳輸門要傳輸?shù)碾妷菏遣淮_定的,所以同時采用pmos和nmos,這樣可以減少傳輸時的閾值損失。雙向傳輸門與傳輸門的工作原理一致。在兩項不交疊時鐘中,采用了很多非門,非門的作用可以調(diào)整時鐘的波形,使時鐘的上升時間和下降時間變小。在運放的電路里面采用了電流鏡,電流鏡的工作原理為,兩個完全匹配的mos管,當(dāng)加載在柵極的電壓相同的時候,溝道電流也相同,根據(jù)這個原理就可以達(dá)到鏡像的目的。參數(shù)設(shè)定：經(jīng)過仿真測試,在傳輸門,雙向傳輸門和兩項不交疊時鐘里面,mos管得尺寸可取的X圍很寬,幾乎不會影響模塊的功能,在傳輸門中使用的mos管得尺寸是1/1和2/1,在兩項不交疊時鐘中采用的mos管得尺寸為1/1,前文中采用保持電路的電壓跟隨器就是采用的這里的運放電路,所以內(nèi)部器件的尺寸完全一致,這里也不再給出?！?〕仿真網(wǎng)表：MOS開關(guān)*Maincircuit:Module0.lib'mix025_1.l'ttvddvdd02.5vvinin0sin1v1v1megvkk0pulse<02.500.1n0.1n1u2u>M1outN1inGndNchL=1uW=2uM2N1kGndGndNchL=1uW=2uM3outkinVddPchL=1uW=2uM4N1kVddVddPchL=1uW=2u.tran1n10u1n.printv<in>v<k>v<out>*Endofmaincircuit:Module0兩項不交疊時鐘*Maincircuit:Module0.lib'mix025_1.l'ttvddvddgnd2.5vviningndpulse<02.500.1n0.1n0.2u0.4u>*viningndsin1.251.251000kM1N37ingndgndnchL=1uW=11uM2N35N37gndgndnchL=1uW=11uM3N33N35gndgndnchL=1uW=11uM4N31N33N38gndnchL=1uW=11uM5N38out2gndgndnchL=1uW=11uM6N11N31gndgndnchL=1uW=11uM7out1N11gndgndnchL=1uW=11uM8N21N25gndgndnchL=1uW=11uM9out2N21gndgndnchL=1uW=11uM10N25N27N34gndnchL=1uW=11uM11N34out1gndgndnchL=1uW=11uM12N29ingndgndnchL=1uW=11uM13N27N29gndgndnchL=1uW=11uM14N37invddvddpchL=1uW=11uM15N35N37vddvddpchL=1uW=11uM16N33N35vddvddpchL=1uW=11uM17N31N33vddvddpchL=1uW=11uM18vddout2N31vddpchL=1uW=11uM19N11N31vddvddpchL=1uW=11uM20out1N11vddvddpchL=1uW=11uM21N21N25vddvddpchL=1uW=11uM22out2N21vddvddpchL=1uW=11uM23N25N27vddvddpchL=1uW=11uM24vddout1N25vddpchL=1uW=11uM25N29invddvddpchL=1uW=11uM26N27N29vddvddpchL=1uW=11u.tran1n3u0.1n.printv<in>v<out1>v<out2>.end*Endofmaincircuit:Module0運算放大器*Maincircuit:Module0.lib'mix025_1.l'ttvin+in+gndsin1.251.25100kC1outGnd3pFC2N4out3pFM3N3outN2GndnchL=1uW=1uAD=66pPD=24uAS=66pPS=24uM4N2in+N4GndnchL=1uW=3uAD=66pPD=24uAS=66pPS=24uM5N2N1GndGndnchL=1uW=4.5uAD=66pPD=24uAS=66pPS=24uM6GndN1N1GndnchL=1uW=4.5uAD=66pPD=24uAS=66pPS=24uM7outN1GndGndnchL=1uW=15uAD=66pPD=24uAS=66pPS=24uM8VddN3N3VddpchL=1uW=15uAD=66pPD=24uAS=66pPS=24uM9N4N3VddVddpchL=1uW=15uAD=66pPD=24uAS=66pPS=24uM10outN4VddVddpchL=0.5uW=47uAD=66pPD=24uAS=66pPS=24ui11VddN130uAv12VddGnd2.5v.tran1n15u0.1n.printv<in+>v<out>.end*Endofmaincircuit:Module0〔5〕仿真結(jié)果：MOS開關(guān)兩項不交疊時鐘運算放大器〔6〕版圖：〔要求在版圖中標(biāo)出該模塊與外界連接的各端口名稱,用標(biāo)尺標(biāo)出版圖尺寸值〕子模塊5：SAR數(shù)字邏輯控制單元〔1〕工作原理：實現(xiàn)二進(jìn)制搜索算法,完成逐次逼近的功能〔2〕Verilog網(wǎng)表：測試模塊：`timescale1ns/100ps`include"dac_12bit.v"moduledac_12bit_tb;parameterD13=13;parameterD0=0;parameterD1=1;parameterD2=2;parameterD3=3;parameterD4=4;parameterD5=5;parameterD6=6;parameterD7=7;parameterD8=8;parameterD9=9;parameterD10=10;parameterD11=11;parameterD12=12;regRST,CLK,OUT_COMP;wireEN;wire[11:0]OUT_DAC;wire[11:0]OUT_ADC;reg[3:0]COUNT;always#50CLK=~CLK;always#130OUT_COMP=~OUT_COMP;initialbeginCLK=0;OUT_COMP=1;RST=1;COUNT=4'b0000;#100RST=0;#10000$finish;enddac_12bit#<D13,D0,D1,D2,D3,D4,D5,D6,D7,D8,D9,D10,D11,D12>DUT<.RST<RST>,.OUT_COMP<OUT_COMP>,.CLK<CLK>,.OUT_ADC<OUT_ADC>,.OUT_DAC<OUT_DAC>,.EN<EN>>;endmodule調(diào)用模塊：//DAC_12BITmoduledac_12bit<CLK,RST,EN,OUT_DAC,OUT_ADC,OUT_COMP>;inputCLK,RST,OUT_COMP;output[11:0]OUT_DAC,OUT_ADC;outputEN;reg[11:0]OUT_DAC,OUT_ADC;reg[3:0]COUNT;regEN;parameterD0=0,D1=1,D2=2,D3=3,D4=4,D5=5,D6=6,D7=7,D8=8,D9=9,D10=10,D11=11,D12=12,D13=13;always<posedgeCLK>if<RST>beginEN<=0;COUNT<=0;OUT_DAC<=12'b000000000000;OUT_ADC<=12'b000000000000;endelsecasex<COUNT>D0:beginEN<=1;COUNT<=COUNT+1;endD1:beginEN<=1;OUT_DAC<=OUT_DAC;OUT_DAC[11]<=OUT_COMP;OUT_DAC[10]<=1;COUNT<=COUNT+1;endD2:beginEN<=1;OUT_DAC<=OUT_DAC;OUT_DAC[10]<=OUT_COMP;OUT_DAC[9]<=1;COUNT<=COUNT+1;endD3:beginEN<=1;OUT_DAC<=OUT_DAC;OUT_DAC[9]<=OUT_COMP;OUT_DAC[8]<=1;COUNT<=COUNT+1;endD4:beginEN<=1;OUT_DAC<=OUT_DAC;OUT_DAC[8]<=OUT_COMP;OUT_DAC[7]<=1;COUNT<=COUNT+1;endD5:beginEN<=1;OUT_DAC<=OUT_DAC;OUT_DAC[7]<=OUT_COMP;OUT_DAC[6]<=1;COUNT<=COUNT+1;endD6:beginEN<=1;OUT_DAC<=OUT_DAC;OUT_DAC[6]<=OUT_COMP;OUT_DAC[5]<=1;COUNT<=COUNT+1;endD7:beginEN<=1;OUT_DAC<=OUT_DAC;OUT_DAC[5]<=OUT_COMP;OUT_DAC[4]<=1;COUNT<=COUNT+1;endD8:beginEN<=1;OUT_DAC<=OUT_DAC;OUT_DAC[4]<=OUT_COMP;OUT_DAC[3]<=1;COUNT<=COUNT+1;endD9:beginEN<=1;OUT_DAC<=OUT_DAC;OUT_DAC[3]<=OUT_COMP;OUT_DAC[2]<=1;COUNT<=COUNT+1;endD10:beginEN<=1;OUT_DAC<=OUT_DAC;OUT_DAC[2]<=OUT_COMP;OUT_DAC[1]<=1;COUNT<=COUNT+1;end