數(shù)字電路與邏輯設計第04章：SSI構(gòu)成的組合邏輯電路的分析和設計

第4章組合邏輯電路

數(shù)字電路時序邏輯電路組合邏輯電路

本章介紹組合邏輯電路。教學基本要求1）掌握SSI組合電路的分析方法與雙軌輸入條件下的設計方法。2）了解MSI組合電路編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)據(jù)比較

器、加法器的功能。3）掌握用MSI組合電路數(shù)據(jù)選擇器、數(shù)據(jù)比較器、加法器實現(xiàn)

組合邏輯設計的方法。4）了解組合電路中的競爭冒險現(xiàn)象，了解消除冒險的方法。其中，Ii

和Fi

都是二值邏輯信號組合電路圖4.0.1組合邏輯電路的框圖：組合邏輯電路的特點：任意時刻的輸出Fj僅取決于該時刻輸入信號的狀態(tài)，與該時刻前的輸入和輸出狀態(tài)無關(guān)。結(jié)構(gòu)是無輸出到輸入的反饋；功能上無記憶能力。4.1SSI構(gòu)成的組合邏輯電路的

分析和設計

分析：確定電路實現(xiàn)的邏輯功能。設計：根據(jù)邏輯功能確定實現(xiàn)電路。一、組合電路的分析

1.分析目的：確定電路實現(xiàn)的邏輯功能2.分析步驟：(1)從輸入端開始，逐級推導出函數(shù)表達式;(2)列真值表(3)確定邏輯功能例4.1.1分析如圖4.1.1(a)所示的邏輯電路的邏輯功能。

圖4.1.1(a)ABABABAABBABS=AABBAB

C=AB

解：(1)寫出邏輯表達式輸入輸出ABCS0000010110011110(2)列真值表

S=AABBAB=AAB+BAB=AB+AB

C=AB=AB

(3)確定邏輯功能A、B

為一位二進制數(shù)，S為本位和，

C為本位向高位的進位。表4.1.1結(jié)論：此電路完成一位二進制數(shù)的半加運算，是一個

一位半加器。半加器與全加器：半加器僅考慮向高位產(chǎn)生的進位，不考慮來自低位的進位。全加器不僅考慮向高位產(chǎn)生的進位，而且考慮來自低位的進位。半加器的邏輯符號如下圖所示:ABSC例4.1.2分析如圖4.1.2所示的邏輯電路的邏輯功能。解：(1)寫出邏輯表達式F=D1⊕D2⊕D3⊕D4=D1⊕D2⊕D3⊕D4

輸入輸出D1D2D3D4

F0000100010001000011101000010110110101110輸入輸出D1D2D3D4

F1000010011101011011011001110101110011111(2)列真值表

(3)確定邏輯功能：奇校驗碼產(chǎn)生電路補充：分析如圖所示電路的邏輯功能。

&&&&ABCF結(jié)論：三變量多數(shù)表決器。輸入A、B、C三變量中，只要有兩個或兩個以上

變量為1，則輸出為1。

習題4.2

分析圖P4.2電路的邏輯功能。

解：(1)從輸入端開始，逐級推導出函數(shù)表達式F1=A⊕B⊕C(2)列真值表ABCF1F20000000111010110110110010101001100011111(3)確定邏輯功能全減器的功能。ABCF1F2－被減數(shù)減數(shù)借位

差F2=A(B⊕C)+BC二、組合電路的設計

設計目的：確定滿足一定邏輯功能的電路雙軌輸入與單軌輸入方式：雙軌輸入：信號源能提供原、反兩種信號。單軌輸入：信號源只能提供原變量而無反變量。雙軌輸入方式下的設計步驟：(1)列真值表；(2)寫最簡表達式；

(3)畫邏輯電路例4.1.3試設計一個1位全加器電路。解：(1)列真值表輸入輸出AiBiCi-1Ci

Si00000001010100101110輸入輸出AiBiCi-1CiSi10001101101101011111表

4.1.3(2)寫最簡表達式；11111010110100

AiBiCi-1(a)Si的卡諾圖

11111010110100

AiBiCi-1(b)Ci

的卡諾圖

Si=AiBiCi-1+AiBiCi-1+AiBiCi-1+AiBiCi-1Ci=AiBi+BiCi-1+AiCi-1圖4.1.3變換Si

、Ci

，可得：Si=AiBiCi-1+AiBiCi-1+AiBiCi-1+AiBiCi-1=Ai

(BiCi-1+BiCi-1)+Ai(BiCi-1+BiCi-1)=AiBi⊕Ci-1+Ai(Bi⊕Ci-1)=Ai⊕Bi⊕Ci-1Ci=AiBi+BiCi-1+AiCi-1=AiBi+AiBiCi-1+AiBiCi-1+AiBiCi-1+AiBiCi-1=AiBi+(Ai+Ai

)BiCi-1+(Bi+Bi)AiCi-1=AiBi+Ci-1(Ai⊕Bi)圖4.1.4(a)全加器電路(3)畫邏輯電路，如下圖(a)所示。Si=Ai⊕Bi⊕Ci-1

Ci=AiBi+Ci-1(Ai⊕Bi)圖4.1.4(b)全加器邏輯符號

AiBiCi-1CiSi輸入輸出ABFA<BFA=BFA>B00010011001000111010(2)寫最簡表達式；表

4.1.4例4.1.4試設計一個1位二進制數(shù)比較單元。解：(1)列真值表(3)畫邏輯電路圖4.1.5例4.1.5用最少的與非門實現(xiàn)函數(shù)：解：由于函數(shù)已是最簡與或式，直接將F兩次取反，

并使用一次摩根定律。F=AB+BC=AB·BC畫邏輯電路圖，如下圖所示。圖4.1.6SSI組合電路在雙軌輸入條件下的設計方法：(1)列真值表；(2)寫最簡表達式；（可能需要通過公式簡或卡諾圖化簡）

(3)畫邏輯電路。（重點掌握用最少與非門實現(xiàn)電路）補充：用最少的與非門實現(xiàn)以下函數(shù)：F(A,B,C,D)=m(4,5,6,7,8,9,10,11,12,13)4.2中規(guī)模集成組合邏輯電路（MSI）著重掌握其邏輯功能和使用方法。

編碼器譯碼器數(shù)據(jù)選擇器數(shù)值比較器全加器奇偶校驗器編碼：在數(shù)字技術(shù)中，通常用二進制數(shù)碼0和1構(gòu)成的一組有序組合（稱為代碼）來表示各種對象（如十進制數(shù)、字符等）。這一指定過程，稱為編碼。一、編碼器

1.二進制編碼器2n個互不相同的狀態(tài)(1)8—3線普通編碼器(共需n位碼元)2n個代碼圖4.2.1表4.2.1功能表(2)8—3線優(yōu)先編碼器7414874148簡化符號表4.2.274148功能表(1)8—3線普通編碼器輸入端

輸出端8個輸入端代表8種信息。當某一個為高電平時，電路對其編碼輸出。表4.2.13位二進制編碼器真值表

輸入

輸出I0I1I2I3I4I5I6I7

ABC

10000000

000

01000000

001

00100000

010

00010000

011

00001000

100

00000100

101

00000010

110

00000001

111①產(chǎn)生輸入端十進制下標的自然二進制碼②輸入端高電平（即邏輯“1”）有效由真值表可得到輸出函數(shù)A、B、C的函數(shù)表達式：略。存在的問題：要求輸入信號互斥，

即在任一時刻僅有一根輸入線提出編碼請求。否則，編碼器產(chǎn)生邏輯錯誤。(2)8—3線優(yōu)先編碼器74148優(yōu)先編碼器：不要求輸入信號互斥，可對其中優(yōu)先權(quán)最高的信號編碼。74148簡化符號輸入端輸出端輸出有效標志端輸出使能端74148各輸入端、輸出端都是低電平有效。EN(Enable)：輸入使能端表4.2.28—3線優(yōu)先編碼器74148功能表①產(chǎn)生輸入端十進制下標的自然二進制碼的反碼②輸入端低電平（即邏輯“0”）有效1

01101111110?01

0101111110??

0

0000000

1EN使能輸入111100011010001000111

111Y2Y1Y0

輸出

0

0

0

0

00

11YEX輸出標志11110????1110?????

110??????111110???1111111101

0???????0

111111111????????YENI7I6I5I4I3I2I1I0

使能輸出

輸入8個輸入線中按順序，優(yōu)先權(quán)最高，優(yōu)先權(quán)最低。74148可通過輸出使能端進行級聯(lián)，使編碼器功能得到擴展。當片(2)處于編碼狀態(tài)時，YEN=1，從而片(1)不工作；當片(2)處于非編碼狀態(tài)時，YEN=0，從而片(1)工作；圖示

74148的級聯(lián)（不講）2.二—十進制優(yōu)先編碼器74147功能：將9個輸入信號分別編成9個BCD碼。表4.2.3二—十進制優(yōu)先編碼器74147功能表①產(chǎn)生輸入端十進制下標的8421BCD碼的反碼②輸入端低電平（即邏輯“0”）有效0110????????00111???????011111100010011010101111001101

1110Y3Y2Y1Y0

輸出?????0111????01111???011111??????011

111111111??0111111?

01111111

011111111I1I2I3I4I5I6I7I8I9

輸入4.2.2譯碼器

譯碼：編碼的逆過程，將二進制代碼或BCD碼譯成控制電平。1.二進制譯碼器（變量譯碼器）2n個n位二進制代碼2n個互不相同的狀態(tài)常用的有：

2-4線譯碼器

3-8線譯碼器

4-16線譯碼器圖4.2.5(a)邏輯圖(b)簡化符號使能端地址輸入端譯碼輸出端(1)2－4線譯碼器

表4.2.42-4線譯碼器的功能表11011000001EN使能輸入1110111011010111001111?

?Y0

Y1

Y2

Y3A1

A0

輸出輸入EＮ=0時，器件工作，算出輸入的一組二進制代碼對應的十進制數(shù)，以此數(shù)作為下標的輸出端輸出0。2－4線譯碼器的邏輯表達式；器件不工作

；器件工作EN=1，Yi=1(i=0,1,2,3)EN=0，Yi=mi(i=0,1,2,3)11011000001EN使能輸入1110111011010111001111?

?Y0

Y1

Y2

Y3A1

A0

輸出輸入圖4.2.674139的簡化邏輯符號雙2－4線譯碼器74139：圖4.2.7(a)簡化符號使能端地址輸入端譯碼輸出端(2)3－8線譯碼器E1=1和E2A+E2B=0同時滿足，器件才正常工作。表4.2.53－8線譯碼器74138的功能表11111011101

1011111101110

10

10

10

10

10

10

10

0?

?1E1

E2A+E2B使能輸入11110111100111011110111101111101010111111001111111101110111111100011111111???11111111?

?

?Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

A2

A1

A0

輸出輸入3－8線譯碼器74138的邏輯表達式：；器件不工作

；器件工作E1=1和E2A+E2B=0同時滿足，Yi=mi(i=0,1…,7)E1=1和E2A+E2B=0不同時滿足，Yi=1(i=0,1…,7)（3）使能端的使用：利用使能端不僅可以控制譯碼器是否工作，且可以作為邏輯擴展和功能擴展之用。圖4.2.8(a)74139的擴展

兩個2-4線譯碼器擴展為3-8線譯碼器：

（74139的擴展）工作禁止禁止工作A2

A1