數(shù)字式競(jìng)賽搶答器設(shè)計(jì)

湖南科技大學(xué)《VHDL語(yǔ)言》課程設(shè)計(jì)報(bào)告題目：VHDL語(yǔ)言課程設(shè)計(jì)專業(yè)：通信工程 班級(jí)：002班姓名：譚芳芳學(xué)號(hào)：0954040220題目VHDL語(yǔ)言課程設(shè)計(jì)設(shè)計(jì)時(shí)間設(shè)計(jì)目的：選題二：數(shù)字式競(jìng)賽搶答器能夠較熟練地使用MAX_PLUSⅡ軟件進(jìn)行設(shè)計(jì)開發(fā)，用原理圖輸入及VHDL語(yǔ)言等設(shè)計(jì)輸入并編譯仿真，同時(shí)我們對(duì)以往學(xué)過(guò)的理論知識(shí)有了更加透徹的理解。設(shè)計(jì)要求：選題二：設(shè)計(jì)一個(gè)可容納四組參賽者同時(shí)搶答的數(shù)字搶答器，可判斷第一搶答者并報(bào)警指示搶答成功，其他組搶答均無(wú)效。假設(shè)提前搶答那么對(duì)相應(yīng)的搶答組發(fā)出警報(bào)。同時(shí)還具有計(jì)分功能，假設(shè)搶答成功并答復(fù)正確增加1分，答錯(cuò)不扣分。總體方案實(shí)現(xiàn)：選題二方案：將整個(gè)系統(tǒng)分為三個(gè)主要模塊：搶鑒別模塊QDJB；搶答計(jì)分模塊JFQ；譯碼器YMQ,對(duì)于需顯示的信息，需增加或外接譯碼器，進(jìn)行顯示譯碼。指導(dǎo)教師評(píng)語(yǔ)：VHDL課程設(shè)計(jì)報(bào)告課程設(shè)計(jì)的目的選題二數(shù)字式競(jìng)賽搶答器設(shè)計(jì)1.可容納四組參賽者進(jìn)行搶答，每組設(shè)置一個(gè)搶答按鈕供搶答者使用。2.電路具有第一搶答信號(hào)的鑒別和鎖存功能。在主持人交系統(tǒng)復(fù)位并發(fā)出搶答指令后，假設(shè)有一組先按下?lián)尨痖_關(guān)，可判斷第一搶答者并報(bào)警指示搶答成功，其他組搶答均無(wú)效。假設(shè)提前搶答那么對(duì)相應(yīng)的搶答組發(fā)出警報(bào)。3.具有計(jì)分功能，搶答后由主持人計(jì)分，答對(duì)一次加1分,答錯(cuò)不加分。設(shè)計(jì)方案的論證。選題二數(shù)字式競(jìng)賽搶答器設(shè)計(jì)我們可將整個(gè)系統(tǒng)分為三個(gè)主要模塊：搶鑒別模塊；搶答計(jì)分模塊；譯碼器.對(duì)于需顯示的信息，需增加或外接譯碼器，進(jìn)行顯示譯碼?？紤]到FPGA、CPLD的可用接口及一般EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的輸出顯示資源的限制，這里我們將組別顯示和計(jì)時(shí)顯示的譯碼器內(nèi)設(shè)，而將各組的計(jì)分顯示的譯碼器外接。設(shè)計(jì)仿真及結(jié)果分析方案一五人多數(shù)表決器：仿真波形復(fù)位時(shí)的模擬結(jié)果規(guī)定時(shí)間外的結(jié)果表決通過(guò)的波形選題二數(shù)字式競(jìng)賽搶答器設(shè)計(jì)搶答鑒別計(jì)分器譯碼器總體實(shí)現(xiàn)=1\*GB3①.系統(tǒng)的輸入信號(hào)有：各組的搶答按鈕A、B、C、D，系統(tǒng)清零信號(hào)CLR,系統(tǒng)時(shí)鐘信號(hào)CLK，計(jì)分復(fù)位端RST，加分按鈕端ADD，計(jì)時(shí)預(yù)置控制端LDN，計(jì)時(shí)使能端EN，計(jì)時(shí)預(yù)置數(shù)據(jù)調(diào)整按鈕TA、TB；=2\*GB3②.系統(tǒng)的輸出信號(hào)有：四個(gè)組搶答成功與否的指示燈控制信號(hào)輸出口LED_A、LES_B、LED_C、LED_D，四個(gè)組搶答時(shí)的計(jì)時(shí)數(shù)碼顯示控制信號(hào)假設(shè)干，搶答成功組別顯示的控制信號(hào)假設(shè)干，各組計(jì)分動(dòng)態(tài)顯示的控制信號(hào)假設(shè)干。=3\*GB3③.本系統(tǒng)應(yīng)具有的功能有：第一搶答信號(hào)的鑒別和鎖存功能；搶答計(jì)時(shí)功能；各組得分的累加和動(dòng)態(tài)顯示功能。四、在設(shè)計(jì)及仿真中的體會(huì)我選擇的課題為數(shù)字式四路競(jìng)賽搶答器，根據(jù)電路的特點(diǎn)，采用層次化結(jié)構(gòu)化設(shè)計(jì)，將此項(xiàng)設(shè)計(jì)任務(wù)分成假設(shè)干模塊，規(guī)定每一模塊的功能和各模塊之間的接口，然后再將各模塊合起來(lái)調(diào)試。在設(shè)計(jì)的過(guò)程中，遇到問(wèn)題我們先獨(dú)立思考，查找資料。到自己不能解決的時(shí)候就和其他同學(xué)研究討論，向指導(dǎo)老師請(qǐng)教。這樣既提高了獨(dú)立發(fā)現(xiàn)問(wèn)題、分析問(wèn)題、解決問(wèn)題的能力，又很好地培養(yǎng)了交流合作的精神。雖然在程序的編寫方面還不是很完善，我們還是設(shè)計(jì)出了我們需要的模塊。此次實(shí)習(xí)前我們對(duì)于數(shù)字電子技術(shù)這門課程的學(xué)習(xí)僅是紙上談兵，在頭腦中抽象地記憶理解那些課本上的理論知識(shí)，有些理論知識(shí)晦澀難懂，甚至要靠自己死記硬背。而這次的實(shí)習(xí)就提供時(shí)機(jī)讓我們?cè)趯?shí)踐中靈活運(yùn)用知識(shí)。在設(shè)計(jì)過(guò)程中，由于對(duì)于VHDL語(yǔ)言的了解不多，在變量的定義，以及過(guò)程〔process〕的定義與應(yīng)用等方面遇到了很大的阻力，也讓我吃了不少的苦頭，但是在大家齊心協(xié)力，以及在老師的耐心指導(dǎo)下，最終還是克服了重重難關(guān)。雖然在程序的編寫方面還不是很完善，還是設(shè)計(jì)出了需要的模塊。在這次設(shè)計(jì)中，應(yīng)該說(shuō)從功能的實(shí)現(xiàn)到流程圖的繪制，從程序的編寫到程序的檢查，從程序的調(diào)試到實(shí)驗(yàn)報(bào)告的寫作，其間每一個(gè)過(guò)程都凝聚著辛苦和汗水。五、對(duì)本次課程設(shè)計(jì)的體會(huì)和建議編程是一件高精度、模范化的事情，稍有疏乎都會(huì)影響全局，也可能因?yàn)槟骋惶幍男〉腻e(cuò)誤而導(dǎo)致整個(gè)程序的無(wú)法運(yùn)行。所以認(rèn)真仔細(xì)就是非常重要的了。開始的時(shí)候真的感覺編程是一件很無(wú)聊的事情，不過(guò)當(dāng)一個(gè)程序運(yùn)行成功的時(shí)候那種喜悅是無(wú)法言語(yǔ)的，那種成就感是無(wú)法比較的。經(jīng)過(guò)兩星期的EDA實(shí)習(xí)，成功地設(shè)計(jì)出了數(shù)字式四路競(jìng)賽搶答器。回首這兩周，雖然因?yàn)槌醮紊婕癊DA技術(shù)及MAX_PLUSⅡ軟件，對(duì)相關(guān)知識(shí)知之甚少，也遇到了很多困難，但是在這次實(shí)習(xí)的過(guò)程中都受益匪淺。在這次課程設(shè)計(jì)的前期，先系統(tǒng)地學(xué)習(xí)了EDA工程概論，VHDL描述語(yǔ)言和設(shè)計(jì)應(yīng)用方面的根底知識(shí)，使得后期能夠較熟練地使用MAX_PLUSⅡ軟件進(jìn)行設(shè)計(jì)開發(fā)，用原理圖輸入及VHDL語(yǔ)言等設(shè)計(jì)輸入并編譯仿真，同時(shí)對(duì)以往學(xué)過(guò)的理論知識(shí)有了更加透徹的理解。六、參考文獻(xiàn)[1]候伯亨，劉凱，VHDL硬件描述語(yǔ)言與數(shù)字邏輯電路設(shè)計(jì)；西安：電子科技大學(xué)出版社[2]曾繁泰，陳美金，VHDL程序設(shè)計(jì)，北京：清華大學(xué)出版社[3]譚會(huì)生，張昌凡，EDA技術(shù)及應(yīng)用，西安：西安電子科技大學(xué)出版社[4]李國(guó)麗，朱維勇.EDA與數(shù)字系統(tǒng)設(shè)計(jì)，北京：機(jī)械工業(yè)出版社附錄一：選題一五人多數(shù)表決器LIBRARYIEEE;useieee.std_logic_1164.all;useieee.std_logic_ARITH.all;useieee.std_logic_UNSIGNED.all;ENTITYBIAOJUEisPORT(FF:INSTD_LOGIC_VECTOR(1TO5);QQ:OUTBIT;QALL:OUTSTD_LOGIC_VECTOR(3DOWNTO1);SHIJIAN:BUFFERSTD_LOGIC_VECTOR(3DOWNTO0);FUWEI,KAISHI,CLK:INSTD_LOGIC);ENDBIAOJUE;ARCHITECTUREFUNGofBIAOJUEisBEGINPROCESS(FF,CLK,KAISHI,FUWEI)VARIABLESUO:BOOLEAN;VARIABLESUM:STD_LOGIC_VECTOR(1TO3);BEGINIF(FUWEI='0')THENQQ<='0';SUM:="000";QALL<="000";ELSIF(CLK'EVENTANDCLK='1')THENIF(KAISHI='1')THENSUO:=FALSE;IF(NOTSUO)THENSHIJIAN<="1010";IFSHIJIAN<="0000"THENSUO:=TRUE;FORNIN1TO5LOOPSUM:=FF(N)+SUM;ENDLOOP;ELSESHIJIAN<=SHIJIAN-1;ENDIF;ENDIF;QALL<=SUM;IF(SUM>=3)THENQQ<='1';ELSEQQ<='0';ENDIF;ENDIF;ENDIF;ENDPROCESS;ENDFUNG;附錄二選題二數(shù)字式競(jìng)賽搶答器設(shè)計(jì)libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfourisport(CLK1,EN1,KAISHI:instd_logic;A,B,C,D:instd_logic;---------QDJBA1,B1,C1,D1,RING:outstd_logic;STATES:outstd_logic_vector(3DOWNTO0);RST1:INSTD_LOGIC;ADD:INSTD_LOGIC;CHOS:INSTD_LOGIC_VECTOR(3DOWNTO0);------JFQAA2,AA1,AA0,BB2,BB1,BB0:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CC2,CC1,CC0,DD2,DD1,DD0:OUTSTD_LOGIC_VECTOR(3DOWNTO0);AIN4:INSTD_LOGIC_VECTOR(3DOWNTO0);DOUT7:OUTSTD_LOGIC_VECTOR(6DOWNTO0));--------YMQendentityfour;architectureoneoffourissignalcnt:std_logic_vector(5DOWNTO0);-----------------------------------------------begintwo<=AandB;p1:process(A,B,C,D,KAISHI,tmp)beginifKAISHI='1'thentmp<='1';STATES<="0000";elsiftmp='1'thenif(A='1'ANDB='0'ANDC='0'ANDD='0')thenA1<='1';B1<='0';C1<='0';D1<='0';STATES<="0001";tmp<='0';ELSIF(A='0'ANDB='1'ANDC='0'ANDD='0')THENA1<='0';B1<='1';C1<='0';D1<='0';STATES<="0010";tmp<='0';ELSIF(A='0'ANDB='0'ANDC='1'ANDD='0')THENA1<='0';B1<='0';C1<='1';D1<='0';STATES<="0011";tmp<='0';ELSIF(A='0'ANDB='0'ANDC='0'ANDD='1')THENA1<='0';B1<='0';C1<='0';D1<='1';STATES<="0100";tmp<='0';elsetmp<='1';STATES<="0000";endif;endif;endprocessp1;p2:process(CLK1,EN1,KAISHI,cnt)beginifKAISHI='1'thencnt<="000000";ringf<='0';elsifCLK1'eventandCLK1='1'thenifEN1='0'andsinor='1'theniftwo='0'thenifcnt<="111111"thenringf<=notringf;cnt<=cnt+1;elseringf<='0';endif;endif;endif;endif;endprocessp2;RING<=ringf;-------------------------------------------------------------------PROCESS(RST1,ADD,CHOS)IS--------JFQVARIABLEPOINTS_A2,POINTS_A1,POINTS_A0:STD_LOGIC_VECTOR(3DOWNTO0);VARIABLEPOINTS_B2,POINTS_B1,POINTS_B0:STD_LOGIC_VECTOR(3DOWNTO0);VARIABLEPOINTS_C2,POINTS_C1,POINTS_C0:STD_LOGIC_VECTOR(3DOWNTO0);VARIABLEPOINTS_D2,POINTS_D1,POINTS_D0:STD_LOGIC_VECTOR(3DOWNTO0);BEGINIF(ADD'EVENTANDADD='1')THENIFRST1='1'THENPOINTS_A2:="0000";POINTS_A1:="0000";POINTS_A0:="0000";POINTS_B2:="0000";POINTS_B1:="0000";POINTS_B0:="0000";POINTS_C2:="0000";POINTS_C1:="0000";POINTS_C0:="0000";POINTS_D2:="0000";POINTS_D1:="0000";POINTS_D0:="0000";ELSIFCHOS="0001"THENIFPOINTS_A0="1001"THENPOINTS_A0:="0000";IFPOINTS_A1="1001"THENPOINTS_A1:="0000";IFPOINTS_A2="1001"THENPOINTS_A2:="0000";ELSEPOINTS_A2:=POINTS_A2+'1';ENDIF;ELSEPOINTS_A1:=POINTS_A1+'1';ENDIF;ELSEPOINTS_A0:=POINTS_A0+'1';ENDIF;ELSIFCHOS="0010"THENIFPOINTS_B0="1001"THENPOINTS_B0:="0000";IFPOINTS_B1="1001"THENPOINTS_B1:="0000";IFPOINTS_B2="1001"THENPOINTS_B2:="0000";ELSEPOINTS_B2:=POINTS_B2+'1';ENDIF;ELSEPOINTS_B1:=POINTS_B1+'1';ENDIF;ELSEPOINTS_B0:=POINTS_B0+'1';ENDIF;ELSIFCHOS="0011"THENIFPOINTS_C0="1001"THENPOINTS_C0:="0000";IFPOINTS_C1="1001"THENPOINTS_C1:="0000";IFPOINTS_C2="1001"THENPOINTS_C2:="0000";ELSEPOINTS_C2:=POINTS_C2+'1';ENDIF;ELSEPOINTS_C1:=POINTS_C1+'1';ENDIF;ELSEPOINTS_C0:=POINTS_C0+'1';ENDIF;ELSIFCHOS="0100"THENIFPOINTS_D0="1001"THENPOINTS_D0:="0000";IFPOINTS_D1="1001"THENPOINTS_D1:="0000";IFPOINTS_D2="1001"THENPOINTS_D2:="0000";ELSEPOINTS_D2:=POINTS_D2+'1';ENDIF;ELSEPOINTS_D1:=POINTS_D1+'1';ENDIF;ELSEPOINTS_D0:=POINTS_D0+'1';ENDIF;ENDIF;ENDIF;AA2<=POINTS_A2;AA1<=POINTS_