第6章-CMOS集成電路的IO設(shè)計

第六章CMOS集成電路的I/O設(shè)計

輸入緩沖器

輸出緩沖器

ESD保護電路

三態(tài)輸出CMOS集成電路的I/O設(shè)計

集成電路芯片通過輸入、輸出壓點與外界聯(lián)系的，或接收片外的輸入信號，或產(chǎn)生輸出信號驅(qū)動片外的負載；

壓點上的輸入、輸出信號則是通過輸入、輸出緩沖器與外界相連，從而使片內(nèi)信號與片外信號匹配，且其設(shè)計質(zhì)量會影響系統(tǒng)環(huán)境下芯片工作的可靠性。輸入緩沖器輸入緩沖器的主要作用提供適當(dāng)?shù)碾娖睫D(zhuǎn)換；提高信號的驅(qū)動能力；對片內(nèi)電路起保護作用；傳輸門構(gòu)成的簡單輸入電路

由一由使能信號E控制的傳輸門加上保護網(wǎng)絡(luò)等其他部分電路構(gòu)成。

工作原理：

E=0時，輸入信號送至片內(nèi)電路，實現(xiàn)正相輸入；

E=1時，不接收輸入信號，輸出為高阻；反相器構(gòu)成的簡單輸入電路

由CMOS反相器和保護網(wǎng)絡(luò)構(gòu)成的基本輸入電路；

反相器具有電平轉(zhuǎn)換功能并實現(xiàn)反相輸入，可實現(xiàn)CMOS邏輯電路接收TTL信號的功能。TTL邏輯的相關(guān)電平TTL標(biāo)準(zhǔn)邏輯電平TTL最壞情況下的輸出信號電平TTL到CMOS邏輯電平的轉(zhuǎn)換(a)TTL到CMOS的電平轉(zhuǎn)換(b)對應(yīng)的電壓轉(zhuǎn)移特性曲線對CMOS而言：“1”“0”電平轉(zhuǎn)換電路的設(shè)計實現(xiàn)

合理設(shè)計CMOS反相輸入電路中反相器的P管和N管的比值，可實現(xiàn)TTL驅(qū)動到CMOS接收門之間的邏輯電平轉(zhuǎn)換。調(diào)節(jié)寬長比，使閾值點設(shè)置在和的中點；由CMOS反相器閾值電平及比例因子的定義，則可確定電路尺寸；確定電平轉(zhuǎn)換反相器中N、P管的寬長比：電平轉(zhuǎn)換電路的設(shè)計舉例

設(shè)，且則：

即：電平轉(zhuǎn)換的輸入電路中的N管要做得較大.非反相的輸入緩沖電路電平轉(zhuǎn)換反相和驅(qū)動

工作原理：

分三級，第一級是保護網(wǎng)絡(luò)；第二級用一反相器實現(xiàn)電平轉(zhuǎn)換；第三級的反相器實現(xiàn)正相輸入和提高驅(qū)動.帶反饋管的正相輸入緩沖電路工作原理：以兩級反相器級聯(lián)的輸入電路為基礎(chǔ)；

在第一級反相器的輸出增加一上拉反饋管，其輸入為第一級反相器的輸出反饋，可改善第一級反相器的輸出高電平；

在第一級反相器的上拉支路增加一(穩(wěn)壓)二極管，可降低第一級反相器的電源電壓，從而降低其閾值電壓；PN帶反饋管的正相輸入緩沖電路Vin

第二級反相器實現(xiàn)正相輸入和提高驅(qū)動能力；第一級反相器實現(xiàn)電平轉(zhuǎn)換；

當(dāng)?shù)谝患壏聪嗥鬏敵鰹楦唠娖綍r，電路有靜態(tài)功耗；施密特觸發(fā)器一種非雙穩(wěn)的再生電路；在其DC特性上表現(xiàn)出有用的滯環(huán)特性：其開關(guān)閾值是可變的且取決于信號的翻轉(zhuǎn)方向；有兩個邏輯閾值電平；是一種閾值轉(zhuǎn)換電路，主要應(yīng)用在有噪聲的環(huán)境中；

非反相施密特觸發(fā)器及VTC曲線

（SchmittTrigger）滯環(huán)電壓VTC斜率很陡峭，輸出信號翻轉(zhuǎn)快速；

有兩條輸出特性曲線，有滯后特性，形成滯環(huán)；

對正向變化和負向變化的信號有不同的開關(guān)閾值；

施密特觸發(fā)器的主要用途是：把一個含噪聲或緩慢變化的輸入信號轉(zhuǎn)變成一個“干凈”的數(shù)字輸出信號；正相CMOSSchmittTriggerMovesswitchingthresholdofthefirstinverterM1和M2的尺寸分別為1/0.25和3/0.25；反相器設(shè)計為使其開關(guān)閾值在Vdd/2附近；基本思想：

通過調(diào)節(jié)反相器的比例因子來改變其閾值電平；

設(shè)計使不同翻轉(zhuǎn)方向時的比例因子不同；正相CMOS施密特觸發(fā)器工作原理

經(jīng)兩級反相送到，即：則反饋管M4和驅(qū)動管M2等效為同一輸入；

此時M4導(dǎo)通，M3截止；

則M2和M4等效為同一管子，但導(dǎo)電因子增大了反相器的比例因子減小閾值電壓升高為；

此時M4截止，M3導(dǎo)通；

下拉網(wǎng)導(dǎo)電因子增大反相器的比例因子增加閾值電壓降低為SchmittTriggerSimulatedVTC2.5VM2VM1Vin(V)Voltage-transfercharacteristicswithhysteresis.2.01.51.00.50.00.00.51.01.52.02.5V-V+

此圖為M3和M4分別為0.5/0.25、1.5/0.25時的模擬結(jié)果；(a)Vx(V)

圖中顯示出該電路的滯環(huán)效應(yīng)；

輸出由高至低的轉(zhuǎn)換點V-(0.9V)低于Vdd/2，而由低至高的開關(guān)閾值V+(1.6V)大于Vdd/2；

TheeffectofvaryingtheratioofthePMOSdeviceM4.Thewidthisk*0.5m.m2.5k=2k=3k=4k=1Vin(V)2.01.51.00.50.00.00.51.01.52.02.5

通過改變M3和M4的尺寸，可改變M1和M2構(gòu)成的反相器的閾值轉(zhuǎn)換點；設(shè)保持M3的器件寬度，即保持反相器的V-不變；要改變由高至低的翻轉(zhuǎn)，需改變PMOS管M4的尺寸；

若M4的器件寬度為k*0.25um,則開關(guān)閾值V+隨k值的增加而增大。V-V+反相CMOSSchmittTriggerP1P2N2N1P3N3Y

以輸入、輸出線為分界，分成上、下兩個完全對稱的部分；

上部分是PMOS，下部分是NMOS，兩部分的性能互補；工作原理（1）Vin=01：

當(dāng)Vin=0時，輸出為高電平；將管P3關(guān)斷，而N3導(dǎo)通；由于：P1P2N2N1P3N3Y

當(dāng)時，管N1導(dǎo)通而N2仍截止，此時輸出仍為高電平，故N3導(dǎo)通；

N1和N3的分壓比決定了Vx；P1P2N2N1P3N3Y施密特觸發(fā)器的正向閾值電平：

因較小，管N1工作在飽和區(qū)；

又因，則管N3也工作在飽和區(qū)，故有電流方程：Notes1選擇合適的，即可得到所需的正向閾值電壓；用作TTL轉(zhuǎn)換電路的輸入級時，只要，輸出就是合格的高電平；工作原理（2）Vin=10：

當(dāng)Vin=1時，輸出為低電平；將管N3關(guān)斷，而P3導(dǎo)通；由于：P1P2N2N1P3N3Y

當(dāng)時，管P1導(dǎo)通而P2仍截止，此時輸出仍為低電平，故P3導(dǎo)通；

P1和P3的分壓比決定了Vy；P1P2N2N1P3N3Y施密特觸發(fā)器的反向閾值電平：

因較大，管P1工作在飽和區(qū)；

又因，則管P3也工作在飽和區(qū)，故有電流方程：Notes2選擇合適的，即可得到所需的反向閾值電壓；用作TTL轉(zhuǎn)換電路的輸入級時，只要，輸出就是合格的低電平；

CMOSSchmittTrigger的噪容最大輸入噪聲容限：用CMOS施密特觸發(fā)器作輸入緩沖器，可提高電路的輸入噪容；采用對稱設(shè)計時，具有對稱的正、反向閾值：史密特觸發(fā)器做輸入緩沖器輸出緩沖器輸出驅(qū)動驅(qū)動大負載時，輸出信號需經(jīng)過輸出緩沖電路以提高其驅(qū)動能力；對輸出驅(qū)動的要求：提供足夠大的驅(qū)動電流；使緩沖器的總延遲時間最?。?/p>

CMOS輸出緩沖

在CMOSIC中，常用多級反相器構(gòu)成的反相器鏈作為輸出緩沖電路。VinCinCo1CG2Co2CG3CLVout

采用反相器級聯(lián)，且使反相器尺寸逐級增大；通過設(shè)計適當(dāng)?shù)募墧?shù)及比例，以使總延遲時間最??；級聯(lián)反相器的優(yōu)化設(shè)計按固定的比例因子逐級增大器件尺寸；

這樣，每級反相器有近似相等的延遲時間，對減小緩沖器的總延遲時間有利；要使總的延遲時間最小，則反相器鏈的級數(shù)應(yīng)有一最佳；結(jié)論1：采用級反相器鏈作為輸出驅(qū)動，各級反相器尺寸逐級增大e倍時，可使驅(qū)動器總的延遲時間最小，為結(jié)論2：結(jié)論1是只從速度優(yōu)化考慮的，實際緩沖器的設(shè)計不能簡單套用其結(jié)果，而要從速度、功耗和面積多方面綜合考慮。

輸出緩沖器ESD保護電路靜電放電（ESD）

當(dāng)存儲在人體或機器上的電荷與芯片接觸，與柵上積累的靜電荷發(fā)生靜電感應(yīng)而放電時，因產(chǎn)生瞬時的過大電流，而導(dǎo)致芯片永久損壞的現(xiàn)象，稱為靜電放電；是MOS集成電路設(shè)計中必須考慮的一個可靠性問題。不同的ESD檢測電路模型(a)人體模型(HBM)(b)機器模型(MM)

(c)用于ESD測試的充電器件模型(CDM)ESD保護網(wǎng)絡(luò)模型

保護網(wǎng)絡(luò)一般由分布電阻和二極管組成；一般：二極管使信號電平鉗位到一定的電壓范圍：

在輸入端增加輸入保護電路，一方面是為柵上積累的靜電荷提供放電通路；另一方面是電壓鉗位，防止過大的電壓加到MOS器件上。雙二極管保護電路

CMOSIC中的輸入緩沖常采用雙二極管保護電路，即用一個電阻和兩個反偏的二極管構(gòu)成保護網(wǎng)絡(luò)，對NMOS和PMOS都有保護作用。MP5MN5VDDGNDVOUTVinD1D2R壓點

二極管D1是和PMOS管源、漏區(qū)同時形成的，是結(jié)構(gòu)；二極管D2是和NMOS管源、漏區(qū)同時形成的，是結(jié)構(gòu)。雙二極管保護電路工作原理MP5MN5VDDGNDVOUTVinD1D2R壓點

工作原理：

當(dāng)輸入電壓過高，壓點相對地出現(xiàn)正脈沖時，反偏的二極管D1擊穿，擊穿產(chǎn)生的大電流在電阻上產(chǎn)生很大的壓降，使柵上的電壓降低；

即，導(dǎo)通的二極管和電阻在輸入和電源之間形成ESD電流的放電通路；只要二極管的擊穿電壓低于柵氧化層的擊穿電壓，就可以起到保護作用。

而當(dāng)壓點相對地出出負脈沖時，反偏的二極管D2擊穿導(dǎo)通，和電阻在輸入和地之間形成ESD電流的放電通路，從而起到保護作用。

一般：這兩個二極管可使輸入MOS管的柵極電壓鉗位到一定的電壓范圍：雙二極管保護電路工作原理ESD保護電路的MOS管尺寸較大，寬長比一般在200以上，故ESD保護電路要占用較大的面積。

隨著集成度的提高，如何減小ESD保護電路的面積也是集成電路設(shè)計面臨的一個新挑戰(zhàn)，而采用雙極晶體管實現(xiàn)保護電路是一種很好的選擇，如對深亞微米CMOSIC，采用和CMOS工藝兼容的垂直雙極晶體管(V-BIP)可以實現(xiàn)低成本、小面積、高驅(qū)動電流和低鉗位電壓的ESD保護電路。輸入端ESD保護電源的ESD保護電路電源的ESD保護電路輸出端ESD保護電路ESD保護電路三態(tài)輸出緩沖器三態(tài)輸出緩沖器★整機中的信號通過總線傳送；數(shù)據(jù)總線是連接很多電路輸出的公共通路?！锶绻鱾€電路的輸出信號同時傳送到總線上，則可能破壞電路的正常工作?！锔麟娐繁仨毎凑找欢ǖ臅r序向總線傳送信號。這就要求輸出有三態(tài)控制。輸出的三種狀態(tài)輸出高電平狀態(tài)：有電流流出；輸出低電平狀態(tài)：有電流流入；輸出高阻態(tài)：無電流；三態(tài)輸出緩沖器基本思想

用一個使能控制信號控制電路的輸出級，當(dāng)其有效時，允許電路正常輸出高或低電平；當(dāng)其無效時，輸出處于高阻；

邏輯函數(shù)：