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EDA技術(shù)與應(yīng)用智慧樹知到期末考試答案2024年EDA技術(shù)與應(yīng)用下面關(guān)于函數(shù)與任務(wù)的描述,錯(cuò)誤的是()
A:任務(wù)定義中input、output和inout都可以作為參數(shù)類型B:函數(shù)定義中可以沒有輸入?yún)?shù),只有輸出C:在任務(wù)中可以調(diào)用函數(shù)D:函數(shù)定義中不能包含任何的時(shí)間控制語句答案:函數(shù)定義中可以沒有輸入?yún)?shù),只有輸出3、下面的代碼綜合后,存在幾個(gè)觸發(fā)器?(A)modulereg_test(clk,in1,out1);inputclk;inputin1;outputout1;regreg1,reg2,reg3,out1;always@(in1)beginreg1=in1;reg2=reg1;reg3=reg2;out1=reg3;endendmodule
A:0B:3C:4D:1答案:0關(guān)于端口說法正確的是()
A:輸出端口只能是register型B:輸入端口只能是net型C:輸出端口能驅(qū)動register和netD:輸入端口驅(qū)動只能由register驅(qū)動答案:輸入端口只能是net型verilog中四值不包括()
A:ZB:XC:YD:0答案:Y以下always語句中會發(fā)生死鎖的語句是()。
A:always#30areg=~areg;B:alwaysareg=~areg;C:always#10areg=~areg;D:always@(posedgeareg)begintick=~tick;counter=counter+1;end答案:alwaysareg=~areg;關(guān)于過程塊以及過程賦值描述中,下列正確的是()。
A:在過程賦值語句中表達(dá)式左邊的信號一定是寄存器類型;B:過程塊中的語句一定是可綜合的;C:在過程塊中,使用過程賦值語句給wire賦值不會產(chǎn)生錯(cuò)誤;D:過程塊中時(shí)序控制的種類有簡單延遲、邊沿敏感和電平敏感。答案:在過程賦值語句中表達(dá)式左邊的信號一定是寄存器類型;關(guān)于模塊實(shí)例化組成不包括()
A:實(shí)例名B:端口數(shù)量C:模塊名D:端口列表答案:端口數(shù)量下列表示左移兩位的正確的是()
A:A<<2B:A>>2’b00C:A<2D:A<<2’b00答案:A<<2在VerilogHDL語言中的位拼接運(yùn)算符是()
A:{}B:()C:<>D:’‘答案:{}下列符號中屬于VerilogHDL語言中可以擴(kuò)展至多行的注釋符是()
A://…//B:/…/C:/*…*/D:#...#答案:/*…*/在進(jìn)行關(guān)系運(yùn)算時(shí),如果聲明的關(guān)系是假,則返回值是()
A:1B:不返回C:不定值D:0答案:0alwaysbegin#10clock=0;#20clock=~clock;end產(chǎn)生的波形()。
A:占空比為2/3B:clock=1C:周期為20D:clock=0答案:占空比為2/3在下列VerilogHDL運(yùn)算符中,屬于三目運(yùn)算符的是()
A:&&B:===C:!=D:?:答案:?:FPGA內(nèi)主要由LUT和寄存器組成,傾向?qū)崿F(xiàn)復(fù)雜時(shí)序邏輯電路設(shè)計(jì),而CPLD內(nèi)主要由乘積項(xiàng)邏輯組成,傾向?qū)崿F(xiàn)組合邏輯電路設(shè)計(jì)。()
A:對B:錯(cuò)答案:對可以使用defpara或者parameter語句將某一變量定義為參數(shù)。()
A:對B:錯(cuò)答案:錯(cuò)為避免TestBench不可綜合,應(yīng)盡量使用可綜合語句描述TestBench。()
A:錯(cuò)B:對答案:錯(cuò)同一個(gè)verilog文件中,多次使用$monitor系統(tǒng)任務(wù),只最后一個(gè)效。()
A:錯(cuò)B:對答案:對完整的條件賦值語句將產(chǎn)生組合電路。()
A:對B:錯(cuò)答案:對阻塞賦值的符號是<=,非阻塞賦值的符號是=。()
A:錯(cuò)B:對答案:錯(cuò)假設(shè)a=4’b1001,則{3{a}}=12’b100110_011001。()
A:錯(cuò)誤B:正確答案:正確常用的PLD都是從與或陣列和門陣列兩類基本結(jié)構(gòu)發(fā)展而來的。()
A:正確B:錯(cuò)誤答案:正確verilog中,always過程塊采用beginend串行語義描述,無法表達(dá)并行邏輯。()
A:對B:錯(cuò)答案:錯(cuò)在Testbench中對時(shí)間尺度做了如下定義`timescale1ns/1ps,則#1表示將當(dāng)前仿真時(shí)刻向前推進(jìn)1ps。()
A:對B:錯(cuò)答案:錯(cuò)下列選項(xiàng)說法錯(cuò)誤的是()。
A:在過程賦值語句中表達(dá)式左邊的信號一定是寄存器類型的B:if-else語句中是有優(yōu)先級的。C:幾個(gè)無優(yōu)先級的if語句在組合邏輯電路中,采用阻塞賦值和非阻塞賦值效果一樣D:過程塊中的語句一定是可綜合的答案:AI參考:正確答案是C:幾個(gè)無優(yōu)先級的if語句在組合邏輯電路中,采用阻塞賦值和非阻塞賦值效果一樣。\n在過程賦值語句中表達(dá)式左邊的信號不一定是寄存器類型的,也可能是一個(gè)地址線或者輸入線等其他類型的信號,選項(xiàng)A錯(cuò)誤;if-else語句是有優(yōu)先級的,比如&&和||操作符是有優(yōu)先級的,選項(xiàng)B正確;在組合邏輯電路中,幾個(gè)無優(yōu)先級的if語句采用阻塞賦值和非阻塞賦值效果不一樣,阻塞賦值是當(dāng)條件成立時(shí),后面的語句立即執(zhí)行,不成立時(shí)不執(zhí)行后面的語句,非阻塞賦值是當(dāng)條件成立時(shí)不立即執(zhí)行后面的語句,需要等到下一個(gè)時(shí)鐘周期才能執(zhí)行后面的語句,選項(xiàng)C錯(cuò)誤;過程塊中的語句不一定是可綜合的,例如包含用戶自定義的函數(shù)等語句是不可綜合的,選項(xiàng)D正確。因此,本題答案為C。'下列語句正確的是()
A:wire[7:0]a;wire[7:0]b;a<=b;B:reg[7:0]a,reg[7:0]b;a=b;C:wire[7:0]a;reg[7:0]b;a<=b;D:reg[7:0]a;reg[7:0]b;a<=b;答案:AI參考:選項(xiàng)C:wire[7:0]a;reg[7:0]b;a<=b;是正確的。\n\n解釋:在Verilog中,wire是一種特殊的類型,用于描述物理連線,而不是用于存儲數(shù)據(jù)。因此,wire類型的變量不能賦值給另一個(gè)wire類型的變量。選項(xiàng)A和D都是錯(cuò)誤的,因?yàn)閣ire類型的變量不能直接賦值給reg類型的變量。選項(xiàng)B中,reg類型的變量a和b之間不能直接使用等號(=)進(jìn)行賦值操作。只有選項(xiàng)C是正確的,因?yàn)樗_地描述了兩個(gè)不同類型(wire和reg)的變量之間的關(guān)系,使用了等價(jià)符號"<="進(jìn)行賦值操作。需要注意的是,這里必須是"<="的關(guān)系運(yùn)算符,因?yàn)樗砹艘环N非阻塞性的賦值操作(write-back),這在Verilog中是一種常用的編程風(fēng)格。'Verilog中的長注釋符是()
A://…//B:/*…*/C:\...\D:/…/答案:AI參考:正確選項(xiàng)是【B:/*…*/】。\n\n在Verilog中,長注釋符可以使用兩種方式,一種是使用/*…*/進(jìn)行多行注釋,另一種是使用//進(jìn)行單行注釋。其中,/*…*/是最常用的長注釋符方式。因此,選項(xiàng)B是正確答案。選項(xiàng)A和D中的斜杠前綴在Verilog中通常不被接受,選項(xiàng)C中的路徑分隔符也不是Verilog中注釋符號的常見格式。'以下運(yùn)算符中哪個(gè)可以進(jìn)行按位與運(yùn)算()
A:||B:&C:|D:&&答案:AI參考:正確答案是B:&。在進(jìn)行按位與運(yùn)算時(shí),需要使用二進(jìn)制運(yùn)算符"&",它將參與運(yùn)算的兩個(gè)數(shù)進(jìn)行逐位比較,只有當(dāng)兩個(gè)相應(yīng)位都為1時(shí),結(jié)果位才為1,否則為0。其他選項(xiàng)中,A選項(xiàng)是邏輯或運(yùn)算符,C選項(xiàng)是按位或運(yùn)算符,D選項(xiàng)是邏輯與運(yùn)算符,它們都不適合進(jìn)行按位與運(yùn)算。'有關(guān)參數(shù)型表示語句正確的是()
A:parameterr<8;B:parameterr==8;C:parameterr<=8;D:parameterr=8;答案:AI參考:有關(guān)參數(shù)型表示語句正確的是:\n\n正確選項(xiàng)是D:parameterr=8;\n\n因?yàn)樵贑++編程語言中,parameter是用來聲明參數(shù)的,需要使用關(guān)鍵字“=”來賦值,選項(xiàng)D中的寫法是正確的。而選項(xiàng)A、B、C中,小于、等于、小于等于都不是參數(shù)賦值的有效方式,不符合C++語法規(guī)則。'下列說法錯(cuò)誤的是()
A:模塊是分層的,高層模塊通過調(diào)用、連接低層模塊的實(shí)例來實(shí)現(xiàn)復(fù)雜的功能B:模塊之間是串行運(yùn)行的。C:模塊在語言形式上是以關(guān)鍵詞module開始,以關(guān)鍵詞endmodule結(jié)束的一段程序。D:每個(gè)模塊都實(shí)現(xiàn)特定的功能。答案:AI參考:選項(xiàng)B是錯(cuò)誤的,模塊之間不是串行運(yùn)行的。在模塊化編程中,模塊之間是并行運(yùn)行的,而不是串行運(yùn)行的。每個(gè)模塊都有自己的執(zhí)行路徑,同時(shí)執(zhí)行,而不是按照順序一個(gè)接一個(gè)地執(zhí)行。因此,選項(xiàng)B“模塊之間是串行運(yùn)行的?!笔遣徽_的。其他選項(xiàng)A、C和D都是正確的描述了模塊化的概念。A選項(xiàng)描述了模塊化的分層結(jié)構(gòu),C選項(xiàng)描述了模塊在語言形式上的結(jié)構(gòu)和結(jié)束方式,D選項(xiàng)描述了每個(gè)模塊都實(shí)現(xiàn)特定的功能。因此,正確答案是B。'對語句“assignout=#5in;”仿真時(shí),若t時(shí)刻,in=1,out=0;
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