第九章：組合邏輯電路

第九章：組合邏輯電路邏輯電路組合邏輯電路時序邏輯電路輸出只與當前各輸入的狀態(tài)有關(guān)而與原狀態(tài)無關(guān)。輸出即和當前各輸入的狀態(tài)有關(guān)又和原狀態(tài)有關(guān)。

電路任一時刻的輸出狀態(tài)只決定于該時刻各輸入狀態(tài)的組合，而與電路的原狀態(tài)無關(guān)。組合電路就是由門電路組合而成，電路中沒有記憶單元，沒有反饋通路。概述一、組合電路的結(jié)構(gòu)：=F0（I0、I1…,In-1）=F1（I0、I1…,In-1）=F1（I0、I1…,In-1）I0I1In-1Y0Y1Ym-1組合邏輯電路二、組合邏輯電路的特點：三、組合電路邏輯功能表示方法真值表，卡諾圖，邏輯表達式，波形圖，邏輯圖四、組合電路分類1.按邏輯功能不同：加法器比較器編碼器譯碼器數(shù)據(jù)選擇器和分配器只讀存儲器2.按開關(guān)元件不同：CMOSTTL3.按集成度不同：SSIMSILSIVLSI9.1編碼器Y1I1編碼器Y2YmI2In代碼輸出信息輸入編碼器框圖編碼：用二進制數(shù)表示文字、字符、數(shù)字等信息的過程3位二進制編碼器二—十進制編碼器分類：2n→n10→49.1.1、二進制編碼器：用n

位二進制代碼對N=2n

個信號進行編碼的電路3位二進制編碼器(8線-3線)：輸入輸出I0I1I6I7Y2Y1Y0I2I4I5I3三位二進制編碼器I0I1I2I3I4I5I6I7編碼表輸入輸出00000101001

11001011

101

1

1Y2

Y1

Y0一、函數(shù)式：Y2=I4

+

I5

+

I6+

I7Y1

=I2

+

I3+

I6

+

I7Y0=I1

+

I3+

I5

+

I7I0

I7是一組互相排斥的輸入變量，任何時刻只能有一個端輸入有效信號。二、邏輯圖：用或門實現(xiàn)用與非門實現(xiàn)9.1.2、二--十進制編碼器：

用4位二進制代碼對0~9

十個信號進行編碼的電路。8421BCD編碼器：二-十進制編碼器I0I2I4I6I8I1I3I5I7I9Y0Y1Y2Y3—用或門實現(xiàn)—用與非門實現(xiàn)Y2

Y1

Y0≥1≥1≥1I7

I6

I5

I4

I3I2

I1I0

&&&Y2

Y1

Y0編碼表I0

I9是一組互相排斥的輸入變量，任何時刻只能有一個端輸入有效信號。1、表達式：譯碼是編碼的逆過程，即將某個二進制翻譯成電路的某種狀態(tài)。將n種輸入的組合譯成2n種電路狀態(tài)。也叫n---2n線譯碼器。譯碼器的輸入：一組二進制代碼譯碼器的輸出：一組高低電平信號119.2譯碼器9.2.1二進制譯碼器(BinaryDecoder)

輸入n位二進制代碼如：

2線—4線譯碼器3線—8線譯碼器4線—16線譯碼器A0Y0A1An-1Y1Ym-1二進制譯碼器……輸出m個信號m=2n9.2譯碼器二-十進制譯碼制譯碼器分為：

通用譯碼器和數(shù)字顯示譯碼驅(qū)動器(a)74HC139集成譯碼器

9.2.12-4線譯碼器的邏輯電路(分析）9.2.12-4線譯碼器的邏輯電路(分析）01111101011010110110011100001111××1Y3Y2Y1Y0ABG輸出輸入功能表1.雙2-4線譯碼器/分配器(74LS139)1A1Y01B

1Y174LS139

1Y21Y32Y02Y12Y22Y31B、1A、2B、2A為輸入端，B為高位，A為低位。使能（允許）數(shù)據(jù)輸入｛｛數(shù)據(jù)輸入使能（允許）2.3-8線譯碼器/分配器(74LS138)Y0Y174LS138Y2Y3Y4Y5Y6Y7使能（高有效）

使能（低有效）｛｛數(shù)據(jù)輸入（選擇）…C、B、A：代碼輸入端，C為高位，A為低位。Y7~Y0：信號輸出端，低電平有效。:使能（允許）端3線-8線譯碼器邏輯圖000—輸出低電平有效工作原理：11111101&Y7&Y6&Y5&Y4&Y3&Y2&Y1&Y0CCBBAA111111CBA0011111011101010111111011111011111001111101110111111110110110111111110111111174LS138真值表3.二進制譯碼器的級聯(lián)兩片3線–8線4線-16線Y0Y7Y8Y1574LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2G2AG2BG1

高位Y7A

B

C

A3

74LS138Y0Y1Y2Y3Y4Y5Y6A0A1A2G2AG2BG1低位Y710工作禁止有輸出無輸出1禁止工作無輸出有輸出07815三片3線-8線5線-24線（1）（2）（3）輸出工

禁禁禁

工

禁禁禁

工00011011禁禁禁全為174LS138(1)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY0Y7Y774LS138(3)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY16Y7Y2374LS138(2)Y0Y1Y2Y3Y4Y5Y6A0A1A2STBSTCSTAY8Y7Y15A0A1A2A3A4………………19.2.2二-十進制譯碼器二-十進制譯碼器輸入為一組BCD代碼，輸出則是一組高、低電平信號。74HC42是二-十進制譯碼器。74HC42是CMOS二-十進制譯碼器。74HC42真值表數(shù)碼顯示器件分類按材料：半導體、熒光、氣體放電、液晶數(shù)碼管

按形狀：字形式、分段式、點陣式

9.2.3數(shù)字顯示譯碼器編碼顯示譯碼器顯示器件顯示原理：共陽極每字段是一只發(fā)光二極管aebcfgdabcdefgR+5VYaA3A2A1A0+VCC+VCC顯示譯碼器共陽YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000—低電平驅(qū)動011100011111000000000010010000100七段數(shù)字顯示器：共陽極LED顯示譯碼器真值表輸

入輸

出A3

A2

A1

A0abcdefg顯示字形00000001001000110100010101100111100010010000001100111100100100000110100110000001001100000000111100000000001100驅(qū)動共陽極數(shù)碼管的電路A3A2A1A0YaYbYcYdYeYfYg—輸出低電平有效&&1&&&&&&&&&&&&&&&&&111&1共陰極abcdefgR+5VYaA3A2A1A0+VCC顯示譯碼器共陰YbYcYdYeYfYg—高電平驅(qū)動00001111110000100100110000110110100110100010101100111100010011111001011001110110111011111111000011111111111011aebcfgd共陰極LED顯示譯碼器真值表驅(qū)動共陰極數(shù)碼管的電路—輸出高電平有效YaYbYcYdYeYfYgA3A2A1A0≥1≥11≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1≥1111集成顯示譯碼器：

七段顯示譯碼器74LS48是一種與共陰極數(shù)字顯示器配合使用的集成譯碼器。aebcfgd7448的邏輯功能：（1）正常譯碼顯示。LT=1，BI/RBO=1時，對輸入為十進制數(shù)l～15的二進制碼（0001～1111）進行譯碼，產(chǎn)生對應(yīng)的七段顯示碼。（2）滅零。當LT=1，而輸入為0的二進制碼0000時，只有當RBI=1時，才產(chǎn)生0的七段顯示碼,如果此時輸入RBI=0

，則譯碼器的a～g輸出全0，使顯示器全滅；所以RBI稱為滅零輸入端。（3）試燈。當LT=0時，無論輸入怎樣，a～g輸出全1，數(shù)碼管七段全亮。由此可以檢測顯示器七個發(fā)光段的好壞。LT稱為試燈輸入端。（4）特殊控制端BI/RBO。BI/RBO可以作輸入端，也可以作輸出端。作輸入使用時，如果BI=0時，不管其他輸入端為何值，a～g均輸出0，顯示器全滅。因此BI稱為滅燈輸入端。

作輸出端使用時，受控于RBI。當RBI=0，輸入為0的二進制碼0000時，RBO=0，用以指示該片正處于滅零狀態(tài)。所以，RBO

又稱為滅零輸出端。9.3多路轉(zhuǎn)接器與多路分配器9.3.1多路轉(zhuǎn)接器1990LTRBILTRBILTRBILTRBILTRBILTRBIRBORBORBORBORBORBO1111100000100110010001000000003.1.1組合電路的分析一、分析步驟:邏輯圖邏輯表達式化簡真值表說明功能分析目的：

確定當輸入變量取不同值時其輸出狀態(tài)，從而得到該電路的邏輯功能。ABS&&&&1CZ1Z2Z3ABCY000001010011ABCY10010111011111000000[例1]判斷輸入信號極性是否相同的電路—

符合電路ABC&&≥1[例2]ABS&&&&1CZ1Z2Z3&&&&&&&&&&&&ABCDY[例3]ABCDABCDYY00000001001000110100010101100111100010011010101111001101111011111111111100000000檢奇電路試分析下面兩個電路的邏輯功能：=1=1=1≥1≥1A0A1A2A3Y0Y1Y2Y3&作業(yè)求補電路3.1.1組合電路的設(shè)計方法一、設(shè)計步驟：邏輯抽象列真值表寫表達式化簡或變換畫邏輯圖邏輯抽象：1.根據(jù)因果關(guān)系確定輸入、輸出變量。2.狀態(tài)賦值—

用0

和1

表示信號的不同狀態(tài)。3.根據(jù)功能要求列出真值表。

根據(jù)所用元器件(分立元件或集成芯片)及門電路的情況將函數(shù)式進行化簡或變換?；喕蜃儞Q：

[例3.1.2]

設(shè)計一個表決電路，要求輸出信號的電平與三個輸入信號中的多數(shù)電平一致。（用與非門實現(xiàn)）ABYC&&≥1&&[例]設(shè)計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠燈只有一個亮，否則視為故障狀態(tài)，發(fā)出報警信號，提醒有關(guān)人員修理。&1&&&11≥1RGYZ【例】用門電路設(shè)計一個將8421BCD碼轉(zhuǎn)換為余3碼的變換電路。ABCDE3E2E1E000000001001000110100010101100111100010011010101111001101111011110011010001010110011110001001101010111100××××××××××××××××××××××××8421BCD碼轉(zhuǎn)換為余3碼的電路1、裁判判定電路：舉重比賽，設(shè)有一名主裁判和兩名副裁判，當主裁判和至少一名副裁判判定合格，運動員的動作方為成功。2、設(shè)計一個將余3碼變換成8421BCD碼的組合邏

輯電路。作業(yè)3.2.1加法器一、半加器：（HalfAdder）1.半加：兩個1位二進制數(shù)相加不考慮低位進位。2.表達式：3.邏輯圖及符號：4.集成芯片：ΣCOSiAiBiCi二.全加器：（FullAdder）1.全加：兩個1位二進制數(shù)相加，考慮低位進位。2.表達式：3.邏輯圖及符號：(a)用與門、或門和非門實現(xiàn)(b)用與或非門和非門實現(xiàn)ΣCOCISiAiBiCi-1Ci國標符號&&&&&&&≥1111AiSiCiBiCi-1≥1用與門、或門和非門實現(xiàn)用與或非門和非門實現(xiàn)&≥1&≥1111CiSiAiBiCi-1用卡諾圖求出非，然后再取非。1234567141312111098C661VDD2Ai2Bi

2Ci-11Ci1Si

2Si

1Ci-12Ci

1Ai1Bi

VSS74LS183VCC2Ai2Bi

2Ci-12Ci2Si

VCC2A2B2CIn

2COn+12F1A1B1CIn1FGND1Ai1Bi1Ci-11Si地1Ci1COn+14.集成全加器：TTL：74LS183CMOS：C661思考：如何用這個芯片組成兩位的加法器三、加法器（Adder）實現(xiàn)多位二進制數(shù)相加的電路串行進位加法器并行進位加法器加法器電路簡單，連接方便速度低

電路比較復雜，但速度較快1.4位串行進位加法器C0S0B0A0C0-1COSCIC1S1B1A1COSCIC2S2B2A2COSCIC3S3B3A3COSCI2.超前進位加法器

作加法運算時，總進位信號由輸入二進制數(shù)直接產(chǎn)生。超前進位電路ΣS3ΣS2ΣS1ΣS0C3A3B3A2B2A1B1A0B0C0-1CICICICI74LS1823.集成加法器芯片：TTL：74LS283CMOS：CC4008P155圖3.2.7三、全加器的應(yīng)用例1

試用全加器構(gòu)成二進制減法器。(A>B>0)如果AB均為正數(shù)，而且：A原-B原＝C原那么：當A>B時：A原+B補＝C原原理：圖4–18全加器實現(xiàn)二進制減法電路

例2

試用全加器完成二進制的乘法功能。解以兩個二進制數(shù)相乘為例。乘法算式如下：利用全加器實現(xiàn)二進制的乘法

例3：試采用四位全加器完成8421BCD碼到余3代碼的轉(zhuǎn)換。

由于8421BCD碼加0011即為余3代碼，所以其轉(zhuǎn)換電路就是一個加法電路，如圖4-22所示。原理：轉(zhuǎn)換電路3.2.2數(shù)值比較器一、1位數(shù)值比較器：Li(A>B)Gi(A=B)Mi(A<B)1位比較器AiBi表達式：邏輯圖：(a)用與門、或門和非門實現(xiàn)(b)用與非門和非門實現(xiàn)，且輸出取反Ai&1&1&BiMiGiLi

用與非門和非門實現(xiàn)二、4位數(shù)值比較器A=A3A2A1A0A>BL=1A=BM=1A<BG=1真值表比較輸入輸出A3

B3A2

B2A1

B1A0B0

LGM>

100=>

100==>

100===>100====010<

001=<

001==<

001===<001B=B3B2B1B0LGM4位數(shù)值比較器A3B3A2B2

A1B1A0B02、邏輯表達式：L=L3＋G3L2＋G3G2L1＋G3G2G1L0G＝

G3G2G1G0M=M3＋G3M2＋G3G3M1＋G3G2G1M0為了用前邊的邏輯單元，將上式變成或與非的形式L＝G＋M&&1&1&&1&1&&1&1&≥1

≥1&1&1&≥1

≥1

MLGA2A1B3A3B2B1B0≥1

A04位數(shù)值比較器邏輯圖3.集成數(shù)值比較器：VCCA3

B2

A2

A1

B1

A0

B0B3

A<BA=BA>B

FA>BFA=