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第4章組合邏輯電路

CombinationalLogicCircuit2024/4/1824.1組合邏輯電路的分析

4.2組合邏輯電路的設(shè)計(jì)

4.3組合邏輯電路的競(jìng)爭(zhēng)和冒險(xiǎn)

4.4組合邏輯電路的經(jīng)典設(shè)計(jì)介紹

4.5組合邏輯的可編程電路實(shí)現(xiàn)可編程邏輯（ProgrammableLogicDevice，PLD)常用連線表示方法2024/4/183A：十字交叉線，表示無(wú)連接B：帶點(diǎn)十字交叉線，表示硬連接C：帶星十字交叉線，表示可編程連接可編程邏輯（ProgrammableLogicDevice，PLD)常用連線表示方法2024/4/184可編程實(shí)現(xiàn)方法2024/4/185熔絲結(jié)構(gòu)反熔絲結(jié)構(gòu)2024/4/186反熔絲結(jié)構(gòu)可看作一種反轉(zhuǎn)的熔絲，由上下電極和中間的絕緣電介質(zhì)材料組成。在編程之前，反熔絲上下電極處于高阻狀態(tài)，通常會(huì)有幾百兆歐以上，代表一種存儲(chǔ)狀態(tài)；在編程時(shí)，上下電極之間施加編程電壓，在編程之后，中間的電介質(zhì)材料被擊穿，反熔絲上下電極處于低阻狀態(tài)，通常在幾百歐姆以下，則代表另一種存儲(chǔ)狀態(tài)。浮柵結(jié)構(gòu)2024/4/1872024/4/188PLD原理——乘積項(xiàng)組合邏輯由乘積項(xiàng)陣列和乘積項(xiàng)選擇矩陣產(chǎn)生組合邏輯可編程觸發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳以上步驟都是由軟件自動(dòng)完成，不需要人為干預(yù)對(duì)于復(fù)雜電路，一個(gè)宏單元不能實(shí)現(xiàn)時(shí)需要通過(guò)并聯(lián)擴(kuò)展項(xiàng)和共享擴(kuò)展項(xiàng)將多個(gè)宏單元相連，

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