EDA技術(shù)簡介課件

劉建彬電子通信學院

課程簡介為什么要開這門課？課程的內(nèi)容？學習目標/如何考察為什么要開這門課？

開設(shè)本課程的目的是讓學生對本專業(yè)相關(guān)主干專業(yè)課知識進行進一步的應(yīng)用和實踐，增強對專業(yè)的感性認識，為畢業(yè)后從事集成電路設(shè)計工作打下基礎(chǔ).EDA涉及的領(lǐng)域：

學習目標/如何考察

通過本課程的學習，力求使學生根據(jù)工程實際合理選擇PLD器件，熟悉EDA設(shè)計方法及PLD器件設(shè)計流程，掌握MAX+plusⅡ安裝方法，使學生熟悉基本邏輯單元的VHDL代碼，加深EDA設(shè)計過程的理解，培養(yǎng)獨立設(shè)計比較復雜的數(shù)字系統(tǒng)能力。培根說：－Historiesmakemenwise讓我們先看看EDA的歷史數(shù)字集成電路的發(fā)展晶體管（1955WilliamShockley）小中規(guī)模集成電路（1960年代）超大規(guī)模集成電路VLSIC(1970年代)專用集成電路ASIC（1980年代）PLD（1970年代）FPGA（Xilinx公司，1984年）好了，我們知道了“米”由來現(xiàn)在我們來學習“煮飯”的方法什么是EDA電子設(shè)計自動化（ElectronicDesignAutomation）指設(shè)計者利用計算機及相關(guān)應(yīng)用軟件完成電子系統(tǒng)設(shè)計任務(wù)。EDA的三個階段

CAD

ComputerAssistDesign70年代CAE

ComputerAssistEngineeringDesign80年代ESDAElectronicSystemDesignAutomation90年代CAD階段

1：選用各種邏輯門．觸發(fā)器．寄存器．編碼譯碼器。2：用Tango(Protel)等軟件布線，焊接在PCB（PrintedCircuitBoard）上調(diào)試?，F(xiàn)在還存在嗎？CAE階段（1980～1990）

集成電路設(shè)計各個階段的集成工具的產(chǎn)生（原理圖輸入、編譯和連接、邏輯模擬、測試碼生成、版圖自動布局、單元庫的建立）實現(xiàn)從設(shè)計輸入到版圖輸出的全程自動化ASIC芯片應(yīng)用日益廣泛專用集成電路ASIC（ApplicationSpecificIntegratedCircuit）CAE階段的2大特點ASIC大行其道實現(xiàn)了設(shè)計的自動化但

設(shè)計仍采用圖形方式ESDA階段

使用HDL語言進行設(shè)計高層綜合（行為級）取得進展物理設(shè)計和邏輯設(shè)計的融合，在設(shè)計初期就考慮芯片物理結(jié)構(gòu)的影響可測試性設(shè)計廣泛使用（JTAG）IP核大量使用EDA階段的結(jié)果FPGA/CPLD器件取代部分ASIC器件應(yīng)用系統(tǒng)設(shè)計者或者線路板設(shè)計者成為芯片設(shè)計者本課程的就是：？學習如何使用 可編程邏輯器件進行電子系統(tǒng)設(shè)計的方法完成ASIC（專用集成電路） 的設(shè)計和實現(xiàn)板級或者系統(tǒng)級的應(yīng)用系統(tǒng)設(shè)計者

也能

設(shè)計IC(芯片)

^_^，你、我……

了不起吧？?。∪绾螌崿F(xiàn)？3個途徑FPGA/CPLD可編程ASIC半定制全定制ASIC數(shù)字ASIC混合ASICPCB設(shè)計途徑一：使用可編程邏輯器件使用FPGA/CPLD特點：靈活性通用性好上市周期塊對于小批量產(chǎn)品成本低途徑二：半定制或者全定制ASIC分類門陣列ASIC標準單元ASIC全定制ASIC特點價格低性能好具有知識產(chǎn)權(quán)，保密性好途徑三：混合ASIC設(shè)計是前2種方法的混合體－>

不是模擬和數(shù)字的混合體既具有FPGA可編程邏輯資源，也含有可調(diào)用的硬件標準單元模塊（CPU,RAM,ROM,硬件加法器，乘法器鎖相環(huán)）例如：ALTERA公司的Virtex-4系列，StratixII系列硬件描述語言：起源是電子電路的文本描述。最早的發(fā)明者：美國國防部，VHDL,1983大浪淘沙，為大者二：VHDL

和

VerilogHDL其他的小兄弟：ABEL、AHDL、SystemVerilog、SystemC。一個D觸發(fā)器的VHDL代碼例子--VHDLcodeposition:p83_ex4_11_DFF1---------------------------------------------------------------------------------LIBARYIEEE;--USEIEEE.STD_LOGIC_1164.ALL;ENTITYDFF1IS PORT( CLK : IN BIT; D : IN BIT; Q : OUT BIT );ENDENTITYDFF1;ARCHITECTUREbhvOFDFF1ISBEGIN PROCESS(CLK) BEGIN IFCLK'EVENTAND(CLK='1')AND(CLK'LAST_VALUE='0')THEN --嚴格的CLK信號上升沿定義

Q<=D; ENDIF; ENDPROCESS;ENDARCHITECTUREbhv;代碼實體（5－10）代碼結(jié)構(gòu)體（11－20）VHDL

(VeryHighSpeedIntegratedCircuitHardwareDescriptionLabguage)VerilogHDL以C語言為基礎(chǔ)，由GDA(GatewayDesignAutomation)公司的PhilMoorby創(chuàng)建于1983年。歷史和發(fā)展：1989年CADENCE公司收購了GDA公司，擁有了VerilogHDL的獨家專利。于1990年正式發(fā)表了VerilogHDL，并成立OVI(OpenVerilogInternational)組織推進其發(fā)展。1995年CADENCE公司放棄了VerilogHDL專利，使之成為IEEE標準(IEEE1364)。VHDL與VerilogHDL的比較不存在優(yōu)劣之分。相同電路，2種語言的編碼長度大體相同。常用的各種仿真/綜合工具均為二者通用。一個公司通常習慣于使用其中一種，和習慣有關(guān)。在日本，VHDL用戶略多于VerilogHDL，例如：

NEC，日立，福田電子，丸文等公司通常習慣使用VHDL；而松下，CASIO等公司習慣使用VerilogHDL。HDL和C的比較不能使用單步、斷點等軟件語言調(diào)試方法。具有并行性，而軟件語言完全順序執(zhí)行的。編寫時不能隨心所欲，按照“規(guī)矩”編寫代碼。看似可實現(xiàn)的代碼，仿真往往有很大問題。優(yōu)點？和傳統(tǒng)的電子系統(tǒng)設(shè)計相比

使用HDL的優(yōu)點？與傳統(tǒng)電子設(shè)計方法的比較

傳統(tǒng)的設(shè)計過程：模塊劃分畫出邏輯的真值表用卡諾圖簡化邏輯寫出布爾表達式畫出邏輯線路圖這些都是人工的傳統(tǒng)設(shè)計是一種“搭積木”設(shè)計由標準器件（如74/54系列）構(gòu)建電路板由電路板搭成電子系統(tǒng)主要的工作量在于系統(tǒng)設(shè)計（板互連）PCB板設(shè)計傳統(tǒng)設(shè)計方法的問題復雜電路的設(shè)計、調(diào)試很困難修改不變可移值性差模塊重用困難設(shè)計文檔很多，不易管理只能在成品制造后測試對設(shè)計者的經(jīng)驗要求很高硬件描述語言(VHDL)的優(yōu)點：1).打破了IC設(shè)計者與使用者的界線。

2).迅速掌握。

3).縮短了專用芯片的開發(fā)周期。

4).縮小電路板面積，性價比高。

5).設(shè)計可重用。

6).自主知識產(chǎn)權(quán)。這一點對目前我國尤為 重要。有了HDL語言后？

硬件設(shè)計人員的工作過程

已經(jīng)類似與

軟件設(shè)計人員，那么 這種模式的好處是？讓我們先看看原來是如何做的－>如何使用VHDL來設(shè)計電路？VHDL設(shè)計電路的的5步曲語言編碼邏輯綜合功能和時序仿真器件適配器件編程其他的HDL綜合工具Altera公司MAX+PLUSII10.2（已經(jīng)停止發(fā)行，新器件不支持）QUARTUSII13.1（推薦使用）Xilinx公司ISE7.0：Xilinx公司集成開發(fā)的工具Foundation:Xilinx公司早期開發(fā)工具，逐步被ISE取代ISEWebpack：

Webpack是xilinx提供的免費開發(fā)軟件，功能比ISE少一些，可以從xilinx網(wǎng)站下載EDA設(shè)計是

一種基于“芯片”的設(shè)計利用EDA工具，采用可編程邏輯器件來設(shè)計電子系統(tǒng)減小了PCB板設(shè)計和系統(tǒng)設(shè)計的工作量。還有······FPGAU1U3U2U4可隨時驗證設(shè)計模塊可重用設(shè)計文檔易于管理（VHDL代碼文本）具有知識產(chǎn)權(quán)適合高速電路具有高可靠性對設(shè)計者的要求降低。具有知識產(chǎn)權(quán)如果Intel不提供CPU給聯(lián)想公司，那會總樣？如果設(shè)計中的某個芯片價格變高，或者不能按時供貨，那如何向客戶交代？傳統(tǒng)設(shè)計受制于人。使用EDA的設(shè)計沒有這些問題。因為所有的芯片均是自己設(shè)計和制造的，這一點對于國防尤其重要。返回適合高速電路信號頻率越高，則布線長度應(yīng)越短 傳統(tǒng)設(shè)計中PCB的尺寸不可能太小 如果將一塊PCB上的設(shè)計集成到一個芯片中？ 那么，模塊間的連接線長度則??!!返回EDA的結(jié)局？一切的開始都已經(jīng)有了結(jié)局

EDA的結(jié)局是？FPGA與CPLD

可編程邏輯器件（芯片）的發(fā)展階段PAL:ProgrammableArrayLogicGAL:GenericArrayLogicCPLD:ComplexProgrammableLogicDeviceFPGA:FieldProgrammableGateArray返回如何提高方法有2個理論學習基本數(shù)字單元電路的實現(xiàn)PLD器件的工作原理的深入理解比如全局時鐘，I/O接口PLL復雜時序電路的設(shè)計狀態(tài)機編程VHDL代碼和物理電路的對應(yīng)如何提高性能：同步電路設(shè)計，高速電路設(shè)計，時間和面積優(yōu)化器件的選擇項目訓練完成一個實際的應(yīng)用項目本質(zhì)？工具EDA實際上是一種計算機軟件甲：學習一種計算機軟件的使用乙：學習某個專門領(lǐng)域的設(shè)計知識，比如機械設(shè)計理論，電路基礎(chǔ)，建筑設(shè)計理論哪一個正確？電子工程領(lǐng)域的EDAPLD器件到底能干什么？通信領(lǐng)域視頻信號處理ASIC的替代CPU設(shè)計的前期仿真教材與參考書：基礎(chǔ)篇教材與參考書：提高和應(yīng)用篇FPGA數(shù)字電子系統(tǒng)設(shè)計與開發(fā)實例導航：求是科技人民郵電出版社2005-6

基于CPLD/FPGA數(shù)字通信系統(tǒng)建模與設(shè)計段吉海黃智偉電子工業(yè)出版社2004-8

挑戰(zhàn)SOC—基于NIOS的SOPC設(shè)計與實踐

彭澄廉周博等清華大學出版社2004-7EDA學習網(wǎng)站和論壇（一）EDA學習網(wǎng)站和論壇（二）ALTERA和XILINX公司的官方網(wǎng)站

有關(guān)軟件使用，芯片手冊，應(yīng)用筆記，設(shè)計實例等應(yīng)有盡有。我如何教你？假如學生要得到一瓢水教師必須有一桶水假如教師只有一桶水我們要指引給學生了一條河，教會你游泳的技巧，而不是喝水的本領(lǐng)集成電路設(shè)計的各個階段原理圖輸入編譯和連接、邏輯模擬、測試碼生成、版圖布局、單元庫的建立返回EDA設(shè)計的一般步驟電路的模塊劃分設(shè)計輸入器件和引腳指配編譯與排錯功能仿真和時序仿真編程與配置，設(shè)計代碼的芯片運行電路的模塊劃分人工根據(jù)電路功能進行模塊劃分合理的模塊劃分關(guān)系到電路的性能實現(xiàn)的難易程度根據(jù)模塊劃分和系統(tǒng)功能確定：

PLD芯片型號模塊劃分后，就可以進行具體設(shè)計了設(shè)計輸入一般EDA軟件允許3種設(shè)計輸入：HDL語言電路圖波形輸入何為？器件和引腳指配

器件指配為設(shè)計輸入選擇合適的PLD器件型號何謂引腳指配將設(shè)計代碼（圖形）中的端口（PORT）和

PLD芯片的引腳（PIN）對應(yīng)起來的.指配文件MAX+PLUSII：“*.acf”

QuartusII：“*.qsf”器件和引腳指配的方法

方法有2種在軟件的菜單界面中指配修改指配文件（是文本文件）菜單界面中指配修改指配文件CHIPio_2d_lockBEGIN |iVD: INPUT_PIN=7; |iHD: INPUT_PIN=8; |iDENA: INPUT_PIN=6; |iCLK: INPUT_PIN=211; |oCLK: OUTPUT_PIN=237; |oVD: OUTPUT_PIN=234; |oHD: OUTPUT_PIN=233; |oDENA: OUTPUT_PIN=235; ................................................. DEVICE=EPF10K30AQC240-2;END;........................................編譯與排錯編譯過程有2種，作用分別為：語法編譯：只是綜合并輸出網(wǎng)表編譯設(shè)計文件，綜合產(chǎn)生門級代碼編譯器只運行到綜合這步就停止了編譯器只產(chǎn)生估算的延時數(shù)值完全的編譯：包括編譯，網(wǎng)表輸出，綜合，配置器件編譯器除了完成以上的步驟，還要將設(shè)計配置到ALTERA的器件中去編譯器根據(jù)器件特性產(chǎn)生真正的延時時間和給器件的配置文件功能仿真和時序仿真仿真的概念： 在設(shè)計代碼下載到芯片前，在EDA軟件中對設(shè) 計的輸 出進行波形仿真。常用的2種仿真模式功能仿真 對設(shè)計的邏輯功能進行仿真時序仿真 對設(shè)計的邏輯功能和信號的時間延時進行仿真。仿真前還要做的工作 輸入信號的建立QuartusII軟件中關(guān)于仿真的原文2種仿真文件矢量波形文件：

aVectorWaveformFile(.vwf)文本矢量文件

atext-basedVectorFile(.vec),編程與配置最后，如果仿真也正確的話，那我們就可以將設(shè)計代碼配置或者編程到芯片中了編程的文件類型對于CPLD或者EPC2，ECS1等配置芯片，編程文件擴展名為：“*.POF“

配置的文件類型對于FPGA芯片，配置文件擴展名為：“*.SOF“

硬件設(shè)計和軟件設(shè)計的時間協(xié)調(diào)軟件模塊劃分，器件的初步信號確定（主要是根據(jù)需要的I/O引腳的數(shù)量）軟件設(shè)計，硬件外圍電路設(shè)計和器件選擇軟件仿真仿真完成后，器件信號的重新審核，進行硬件電路圖設(shè)計綜合調(diào)試完成設(shè)計的幾個問題如何組織多個設(shè)計文件的系統(tǒng)？，項目的概念。時鐘系統(tǒng)如何設(shè)計？電路的設(shè)計功耗高速信號的軟件和硬件設(shè)計常用EDA工具軟件

EDA軟件方面，大體可以分為兩類：PLD器件廠商提供的EDA工具。較著名的如