計算機(jī)中的邏輯電路

計算機(jī)中的邏輯電路第3章計算機(jī)中的邏輯電路本章從功能角度介紹組合電路及時序電路的基本邏輯單元電路，介紹分析和設(shè)計邏輯電路的基本工具（邏輯代數(shù)）和方法。并力求使學(xué)生在完成本章學(xué)習(xí)后達(dá)到兩個目的：在給出功能要求（文字說明或邏輯函數(shù)）的前提下，能用基本邏輯單元電路完成給定功能的電路設(shè)計。在給出邏輯電路的前提下，能寫出它的邏輯表達(dá)式，并大致描述其功能。要求學(xué)生重點把握基本門電路、觸發(fā)器及寄存器的基本功能，并在此基礎(chǔ)上進(jìn)行電路的分析與設(shè)計。3.1邏輯代數(shù)3.2門電路3.3邏輯電路的分析與設(shè)計3.4觸發(fā)器及寄存器3.5小結(jié)第2頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)3.1邏輯代數(shù)邏輯代數(shù)最初是由英國數(shù)家布爾（G·Boole）首先提出來的，也被稱為布爾代數(shù)。后來香農(nóng)（Shanon）將布爾代數(shù)用到開關(guān)矩陣電路中，因而又稱為開關(guān)代數(shù)。邏輯代數(shù)的變量稱為邏輯變量。邏輯變量與普通代數(shù)變量不同，邏輯變量的取值只有“1”和“0”，也就是說邏輯電路中只有兩種邏輯狀態(tài)。這里的“1”和“0”可以由數(shù)字系統(tǒng)中的電平的高低、開關(guān)的斷通和信號的有無來表示。因而，它們已沒有數(shù)量大小的概念，只表示兩種不同的邏輯狀態(tài)。第3頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)3.1.1基本邏輯運(yùn)算與邏輯函數(shù)邏輯代數(shù)中最基本的運(yùn)算為“與”、“或”和“非”運(yùn)算。邏輯運(yùn)算又被稱為邏輯關(guān)系。邏輯變量通過邏輯關(guān)系組成邏輯函數(shù)。相應(yīng)地，有“與函數(shù)”、“或函數(shù)”和“非函數(shù)”三種基本邏輯函數(shù)。1．“與”邏輯：2．“或”邏輯：3．“非”邏輯：

第4頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)三種運(yùn)算對應(yīng)的真值表：把所有邏輯變量和邏輯函數(shù)的值以表格的形式表示出來，稱為真值表。真值表的左半部分是所有可能的變量取值的組合，右半部分是對應(yīng)變量取值的函數(shù)值。真值表對于分析邏輯關(guān)系、簡化邏輯運(yùn)算都是非常有用的。二變量的與邏輯真值表如下圖所列，它清楚地表明了與邏輯關(guān)系。第5頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)3.1.2復(fù)合邏輯運(yùn)算與復(fù)合邏輯函數(shù)1．與非邏輯2．或非邏輯3．異或邏輯4．同或邏輯與非、或非邏輯運(yùn)算的真值表同或、異或邏輯運(yùn)算的真值表

第6頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)3.1.3基本定律如普通代數(shù)有其運(yùn)算規(guī)律一樣，邏輯代數(shù)運(yùn)算也有其自身的規(guī)律。這些規(guī)律有的與普通代數(shù)相同，有些是其自身所特有的。1．公理數(shù)字代數(shù)中，變量的取值只有“1”和“0”二值，根據(jù)邏輯運(yùn)算定義，下面的式子是很容易理解和記憶的：

A·0=0A·1=AA+0=AA+1=1A·A=AA+A=AA·=0A+=1=A2．定律邏輯代數(shù)運(yùn)算的規(guī)律，見下面的表。這些定律有些是公理，根據(jù)邏輯代數(shù)的性質(zhì)就可以得出來，而有些則需要證明。證明的方法可以是把所有邏輯變量和函數(shù)列成真值表，證明等式成立。其中反演定律也稱為德·摩根定理，是個非常有用的公式。第7頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)邏輯代數(shù)的一般定律第8頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)3．代入規(guī)則任何一個含有變量A的邏輯等式中，所有變量A都可代之以另一個邏輯函數(shù)Y，等式仍然成立，這就是代入規(guī)則。注意，在對復(fù)雜的邏輯式進(jìn)行運(yùn)算時，仍需遵守普通代數(shù)一樣的運(yùn)算優(yōu)先順序，即先算括號里的內(nèi)容，其次算乘法，最后算加法?！纠?-1】用代入規(guī)則證明德·摩根定理也適用于多變量的情況。解：已知二變量的德·摩根定理為：以及現(xiàn)以（B+C）代入左邊等式中B的位置，同時以（B·C）代入右邊等式中B的位置，于是得到

為了簡化書寫，除了乘法運(yùn)算的“·”可以省略以外，對一個乘積項或邏輯式求反時，乘積項或邏輯式外邊的括號也可以省略。如第9頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)4．反演規(guī)則對一個原函數(shù)求反函數(shù)的過程叫做反演。反演規(guī)則是說將原邏輯函數(shù)中所有的“·”變成“+”，“+”變成“·”；0換成1；1換成0；原變量換成反變量，反變量換成原變量。這樣所得到的新邏輯函數(shù)就是其反函數(shù)，或成為補(bǔ)函數(shù)。應(yīng)用反演規(guī)則可以很方便地求出反函數(shù)。在使用反演規(guī)則時還需注意：仍需遵守“先括號，然后乘，最后加”的運(yùn)算有優(yōu)先順序；再有，多個變量上的非號應(yīng)保持不變，或視為一個子函數(shù)再進(jìn)行反演。

【例3-2】已知Y=A（B+C）+CD，求解：依據(jù)反演定律可直接寫出第10頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)5．對偶規(guī)則如果把任何一個邏輯表達(dá)式Y(jié)中的“·”變成“+”，“+”變成“·”；0換成1；1換成0，則得到一個新的邏輯式Y(jié)’這個Y’叫Y的對偶式。例如：Y=A（B+C），則Y’=A+BC

對偶規(guī)則是指：如果兩邏輯表達(dá)式相等，則它們的對偶式也相等。為了證明兩個邏輯式相等，也可以通過證明它們的對偶式相等來完成，因為有些情況下證明它們的對偶式相等更容易。前面給出的公式中許多皆互為對偶式，所以，對偶規(guī)則在證明和化簡邏輯函數(shù)中被廣泛應(yīng)用。第11頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)3.1.4邏輯表達(dá)式與真值表之間的相互轉(zhuǎn)化1．從邏輯表達(dá)式到真值表在轉(zhuǎn)化時，先將所有變量的取值組合列在真值表的左半部分，為確保列出全部組合，一般以二進(jìn)制的計數(shù)順序填寫；再將所有取值組合中的變量值逐一代入邏輯式求出函數(shù)值，填在表的右半部分相應(yīng)行上，即可得到真值表。【例3-3】已知邏輯函數(shù)解：將A、B、C的各種取值逐一代入Y式中計算，將計算結(jié)果列表，即得到如a真值表：a有時為了運(yùn)算方便，b往往在表中借助中間函數(shù)列。如b表：第12頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)2．從真值表到邏輯表達(dá)式

【例3-4】已知一個判別函數(shù)的真值表如a表所示，試寫出它的邏輯函數(shù)式。解：由真值表可見，只有當(dāng)A、B、C三個輸入變量取值為以下三種情況時，Y等于1：

A=0、B=1、C=1A=1、B=0、C=1A=1、B=1、C=0而當(dāng)A=0、B=1、C=1時，必然使乘積項BC等于1；當(dāng)A=1、B=0、C=1時，必然使乘積項AC等于1；當(dāng)A=1、B=1、C=0時，必然使乘積項AB等于1；而只要這三組取值有一組滿足，Y就為1。因此Y的邏輯函數(shù)應(yīng)當(dāng)?shù)扔谶@三個乘積項之和

a即第13頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)通過【例3-4】可以總結(jié)出從真值表寫出邏輯函數(shù)式的一般步驟：找出真值表中使邏輯函數(shù)Y為1的那些輸入變量取值的組合。每組輸入變量取值的組合應(yīng)對應(yīng)一個乘積項，其中取值為1的用原變量表示，取值為0的用反變量表示。將這些乘積項相加，即得到函數(shù)Y的邏輯表達(dá)式。第14頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)3.1.5邏輯函數(shù)的標(biāo)準(zhǔn)形式最常見的標(biāo)準(zhǔn)形式有最小項之和和最大項之積兩種。它們都有這樣的特點：邏輯函數(shù)的每一項中都包含全部變量，而且每一項中每個變量以原變量或反變量的形式出現(xiàn)一次。式中的每一項可以是積項，也可以是和項。下面給出兩種邏輯函數(shù)的標(biāo)準(zhǔn)形式。即邏輯函數(shù)的最小項之和形式和邏輯函數(shù)的最大項之積形式。1．最小項之和形式在邏輯函數(shù)中若m為包含n個因子的乘積項，而且這幾個變量均以原變量或反變量的形式在m中出現(xiàn)一次，則稱m為該組變量的最小項。例如，A、B、C三個變量的最小項共有8個（即個23）分別為所以說n變量的最小項應(yīng)有個。第15頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)第16頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)當(dāng)乘積之和表達(dá)式中的所有乘積項都是最小項時，該式就為最小項表達(dá)式。以下給出三變量和四變量的最小項表達(dá)式的例子：最小項表達(dá)式與真值表之間的一一對應(yīng)關(guān)系可總結(jié)為：真值表中的每一行取值對應(yīng)一個最小項，三變量最小項與四變量最小項分別見下頁表（a）與(b)。最小項表達(dá)式中包含的最小項對應(yīng)于真值表中函數(shù)值為“1”的行。任何邏輯函數(shù)都有唯一的最小項表達(dá)式，任何形式的函數(shù)表達(dá)式都可以寫成最小項表達(dá)式形式。第17頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)第18頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)2．最大項之積形式第19頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)

第20頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)第21頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)

第22頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)第23頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)3.1.6邏輯表達(dá)式的化簡我們知道，一個邏輯函數(shù)可以寫成多個不同形式的邏輯表達(dá)式，即使同一種形式的表達(dá)式的繁簡程度也不盡相同。簡潔的邏輯式，不僅邏輯關(guān)系明顯，而且可能以最少的元件構(gòu)成邏輯電路實現(xiàn)這個邏輯函數(shù)。所以，往往需要對邏輯函數(shù)進(jìn)行化簡?；喌哪康氖鞘惯壿嫼瘮?shù)中的項式最少，每一項包含的因子也最少。下面介紹兩種常用的化簡方法：代數(shù)化簡法和卡諾圖化簡法。

1．邏輯代數(shù)化簡法邏輯代數(shù)化簡法就是利用邏輯代數(shù)的基本公理和定律對給定的邏輯函數(shù)表達(dá)式進(jìn)行化簡。常用的邏輯代數(shù)化簡法有吸收法、消去法、并項法、配項法。第24頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)第25頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)2．卡諾圖化簡法卡諾圖化簡法是借助于卡諾圖的一種幾何化簡法。代數(shù)化簡法技巧性強(qiáng)，化簡的結(jié)果是否最簡不易判斷；而卡諾圖化簡法是一種肯定能得到最簡結(jié)果的方法，但是它只適用于變量較少的情況。1）卡諾圖的結(jié)構(gòu)邏輯相鄰：若兩個乘積項（或兩個和項）只有一個變量取值相反，其它變量都相同，則這兩項可以合并為一項。這樣的項稱為邏輯相鄰項。例如：

卡諾圖是變形的真值表，用方格圖表示自變量取值和相應(yīng)的函數(shù)值。其構(gòu)造特點是：自變量取值按循環(huán)碼排列，使卡諾圖中任意兩個相鄰的方格對應(yīng)的最小項（或最大項）只有一個變量不同，從而將邏輯相鄰項轉(zhuǎn)換為幾何相鄰項，方便相鄰項的合并。下圖分別給出了三變量、四變量和五變量的卡諾圖。第26頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)第27頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)2）在卡諾圖上合并最小項（或最大項）卡諾圖上任意兩個相鄰的最小項（或最大項）可以合并為一個乘積項（或和項），并消去其中取值不同的變量。下圖給出了兩變量卡諾圖中兩個相鄰項的合并情況。第28頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)卡諾圖中四個相鄰項也可以合并為一項，并消去其中兩個取值不同的變量。圖3-9給出了兩變量卡諾圖中四個相鄰項的合并情況。第29頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)卡諾圖中八個相鄰項可以合并為一項，并消去其中三個取值不同的變量。圖3-10給出了五變量卡諾圖中八個相鄰項合并的情況，也給出了五變量卡諾圖中鏡像相鄰的最小項合并的情形。第30頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)卡諾圖中合并的結(jié)果表示：圈“1”將最小項合并為乘積項，所有卡諾圈對應(yīng)的乘積項之和就是最簡與或式。乘積項的書寫規(guī)則：卡諾圈對應(yīng)的自變量取值為“1”時，則該自變量在乘積項中取原變量形式；取值為“0”時，為反變量形式。圈“0”對應(yīng)于最大項的合并，每個圈中的最大項合并為一個和項，所有卡諾圈對應(yīng)的和項之積就是最簡或與式。和項中的書寫規(guī)則：取值為“0”的自變量寫成原變量形式，取值為“1”的自變量寫成反變量形式。說明：卡諾圖上圈“1”的原則圈的個數(shù)最少。每個圈盡可能大。為了防止化簡后的表達(dá)式中出現(xiàn)冗余項，必須保證卡諾圖中的每個圈中至少有一個“1”（或“0”）是沒有被其它圈圈過的。

第31頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)3）卡諾圖化簡邏輯表達(dá)式舉例【例3-7】用卡諾圖化簡F(A,B,C,D)=

m(0,3,9,11,12,13,15)，寫出最簡與或式。解：步驟：A.畫出四變量卡諾圖；

B.填圖（將最小項對應(yīng)的“1”填入卡諾圖）；

C.圈“1”（先圈孤立的“1”，再圈只有一種合并方式的兩個“1”，然后是四個“1”，…）

D.讀出（將化簡結(jié)果讀出，寫出最簡與或式）最簡與或式為：第32頁,共65頁，2024年2月25日，星期天3.1邏輯代數(shù)【例3-8】用卡諾圖化簡函數(shù)F(A,B,C,D)=

m(1,2,3,4,5,6,7,11)，分別求出最簡與或式和最簡或與式。第33頁,共65頁，2024年2月25日，星期天3.2門電路用以實現(xiàn)基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的單元電路通稱為門電路?；鹃T電路“與門”、“或門”、“非門”分別對應(yīng)實現(xiàn)三種基本邏輯運(yùn)算與、或、非。組合門電路對應(yīng)實現(xiàn)組合邏輯運(yùn)算。用基本的門電路可以構(gòu)成復(fù)雜的邏輯電路，完成任何邏輯運(yùn)算功能，這些邏輯電路是構(gòu)成計算機(jī)及其他數(shù)字電路的重要基礎(chǔ)，門電路的功能可描述如圖：所有門電路都滿足如下特點：每個單元都有若干個輸入端、1個輸出端每端只有兩種不同的穩(wěn)定狀態(tài)，邏輯“真”或“假”，或稱“1”或“0”第34頁,共65頁，2024年2月25日，星期天3.2門電路3.2.1三種基本門1．與門與門對應(yīng)與運(yùn)算。我們可以把與門的功能描述為：當(dāng)且僅當(dāng)所有的輸入端狀態(tài)都為1時，輸出端狀態(tài)才為1，否則為0。或者：只要有一個輸入端為0，輸出端就為0。2．或門或門對應(yīng)或運(yùn)算。功能可描述為：當(dāng)且僅當(dāng)所有的輸入端狀態(tài)都為0時，輸出端狀態(tài)才為0，否則為1?；蛘撸褐灰幸粋€輸入端為1，輸出端就為1。3．非門與門對應(yīng)非運(yùn)算。其輸出端狀態(tài)永遠(yuǎn)與輸入端相反。國內(nèi)、國際常用的三種基本門電路的符號如圖所示：第35頁,共65頁，2024年2月25日，星期天3.2門電路3.2.2門電路的真值表我們也可把門電路的功能真值用表來概括。真值表中左半部分對應(yīng)所有可能的輸入狀態(tài)組合（輸入組合一般以二進(jìn)制計數(shù)順序填寫），右半部分是相應(yīng)于輸入組合的輸出狀態(tài)。兩輸入端與門、或門及非門真值表見表（a）、（b）及（c）。總結(jié)與門、或門真值表，我們歸納如下：0和任何數(shù)相與都為01和任何數(shù)相與都為另一個數(shù)本身1和任何數(shù)相或都為10和任何數(shù)相或都為另一個數(shù)本身第36頁,共65頁，2024年2月25日，星期天3.2門電路3.2.3門電路的波形圖真值表能全面反映出門電路輸出端與輸入端之間的邏輯關(guān)系，但卻不能形象反映輸出端與輸入端之間瞬間的邏輯關(guān)系。波形圖卻可形象地表示出輸出端與輸入端之間瞬間的邏輯關(guān)系。所謂的波形圖是指邏輯電路中某點點位隨時間變化的波形。兩輸入端與門、或門的波形圖如圖所示。圖示中很形象地描繪了與門、或門輸出端隨輸入端狀態(tài)變化的對應(yīng)。需要說明的是：圖并沒有標(biāo)出時間軸，因為這里強(qiáng)調(diào)的是輸出端和輸入端之間的關(guān)系，具體對應(yīng)的時間并不重要。第37頁,共65頁，2024年2月25日，星期天3.2門電路3.2.4幾種常用組合門電路前面介紹了基本門電路及其真值表、波形圖。正如復(fù)雜問題的解法可以通過相應(yīng)的算法，最終化為四則運(yùn)算等初等數(shù)學(xué)方法進(jìn)行運(yùn)算一樣，任何復(fù)雜的邏輯問題，最終均可用“與”、“或”、“非”這三種基本邏輯運(yùn)算的組合加以描述。常用的組合邏輯電路單元有“與非門”、“或非門”、“異或門”、“同或門”等，它們都是計算機(jī)中廣泛應(yīng)用的基本組合邏輯電路單元。下頁的表給出了這幾種組合邏輯門電路的功能、符號（上面一個為國內(nèi)符號、下面的為國際符號）、邏輯表達(dá)式及真值表。第38頁,共65頁，2024年2月25日，星期天3.2門電路“與非門”、“或非門”在功能上相當(dāng)于一個與門、或門再加上一個非門，都是先“與”、“或”再“非”；“異或門”是輸入相同時輸出為0，輸入不同輸出則為1；反之，“同或門”是輸入相同則輸出為1，輸入不同則輸出為0。第39頁,共65頁，2024年2月25日，星期天3.3邏輯電路的分析與設(shè)計前兩節(jié)我們介紹了各種常用門電路以及分析和設(shè)計邏輯電路的基本工具----邏輯代數(shù)。下面我們通過一個實例來體驗門電路的功能。圖中包含了兩個非門、三個與門以及一個或門。整個電路有兩個輸入端、兩個輸出端。我們可根據(jù)各門的輸入及輸出端的關(guān)系寫出電路輸出端S和C的表達(dá)式：第40頁,共65頁，2024年2月25日，星期天3.3邏輯電路的分析與設(shè)計為了搞清楚電路輸出端和輸入端狀態(tài)之間的關(guān)系，我們可根據(jù)邏輯表達(dá)式得出此電路的輸入輸出關(guān)系真值表如下從真值表可以看出，如果把A和B看成被加數(shù)和加數(shù)，那么S和C正好對應(yīng)這兩個二進(jìn)制數(shù)相加的和與進(jìn)位。由此可知，此電路可實現(xiàn)兩個一位二進(jìn)制數(shù)相加的功能。由上例可以看出，用邏輯門電路相互連接可產(chǎn)生任意邏輯函數(shù)。而實際上，任意邏輯函數(shù)又都可指到一個相應(yīng)邏輯電路的描述。我們便可以此來分析和設(shè)計邏輯電路。第41頁,共65頁，2024年2月25日，星期天3.3邏輯電路的分析與設(shè)計3.3.1分析邏輯電路分析邏輯電路的步驟如下：A．從輸入端開始，逐個查出每個門的輸出，將此作為下一級的輸入，再查出其輸出，又作為下一級的輸入，如此繼續(xù)，直至產(chǎn)生函數(shù)值，寫出輸出端的邏輯表達(dá)式；B．根據(jù)邏輯表達(dá)式填制邏輯電路輸入輸出真值表；C．綜合分析，給出邏輯電路的功能。第42頁,共65頁，2024年2月25日，星期天3.3邏輯電路的分析與設(shè)計第43頁,共65頁，2024年2月25日，星期天3.3邏輯電路的分析與設(shè)計

通過分析真值表，我們可以看出：相對于一組可能的輸入狀態(tài)組合，電路中的八個輸出端的狀態(tài)有且僅有一個輸出端的狀態(tài)為高；當(dāng)把輸入端ABC看成一個3位二進(jìn)制數(shù)時，對應(yīng)一組輸入狀態(tài)，輸出端為高的那個輸出端的下標(biāo)正好對應(yīng)輸入狀態(tài)的二進(jìn)制數(shù)所代表的值。由此可知，如果把輸入端看成二進(jìn)制數(shù)的各位，輸出端看成對應(yīng)的八進(jìn)制數(shù)字符號，此電路可以實現(xiàn)由二進(jìn)制到八進(jìn)制的數(shù)制轉(zhuǎn)換，是一個進(jìn)制轉(zhuǎn)換器。實際上，這是一個典型的三--八譯碼器。

第44頁,共65頁，2024年2月25日，星期天3.3邏輯電路的分析與設(shè)計3.3.2設(shè)計邏輯電路設(shè)計邏輯電路的步驟如下：A．根據(jù)給出的命題確定好輸入、輸出端，作出真值表；B．由真值表寫出邏輯表達(dá)式（可做適當(dāng)化簡，以簡化電路、節(jié)省器件）；C．選擇邏輯器件實現(xiàn)電路。第45頁,共65頁，2024年2月25日，星期天3.3邏輯電路的分析與設(shè)計【例3-12】試設(shè)計一電路：三輸入一輸出，當(dāng)輸入端中有兩個以上（含兩個）為1時，輸出為1，否則為0。解：首先根據(jù)要求填制真值表：第46頁,共65頁，2024年2月25日，星期天3.3邏輯電路的分析與設(shè)計第47頁,共65頁，2024年2月25日，星期天3.4觸發(fā)器及寄存器3.4觸發(fā)器及寄存器前面我們介紹的各種門電路屬于沒有記憶功能的組合電路。接下來我們要介紹有記憶功能的時序電路。時序電路的基本單元電路為觸發(fā)器，能存放一位二進(jìn)制信息；多個觸發(fā)器構(gòu)成寄存器，用來存放多位二進(jìn)制信息。3.4.1觸發(fā)器計算機(jī)中的觸發(fā)器第48頁,共65頁，2024年2月25日，星期天3.4觸發(fā)器及寄存器能夠存放一位二進(jìn)制信息的觸發(fā)器可描述如上圖所示。從功能的角度，觸發(fā)器可分為基本R-S觸發(fā)器、D觸發(fā)器、J-K觸發(fā)器以及T計數(shù)器四種。但任何類型的觸發(fā)器都滿足下面的特點：具有多個輸入端兩輸出端，且狀態(tài)永遠(yuǎn)相反觸發(fā)器具有兩個穩(wěn)定狀態(tài)：“0”代表觸發(fā)器寄存的是0，此時Q=0；“1”代表觸發(fā)器寄存的是1，此時Q=1多輸入端中有兩個輸入分別為清0端（R）及置1端（S），R、S低電平有效，且不同時為0工作特點：R、S信號結(jié)束后，如無新代碼輸入，觸發(fā)器就保持原來的“0”、“1”狀態(tài)不變，直到有新的代碼輸入。觸發(fā)器的輸出并不隨著輸入的消失而消失。此即所謂記憶功能。第49頁,共65頁，2024年2月25日，星期天3.4觸發(fā)器及寄存器1．R-S觸發(fā)器

R-S觸發(fā)器的邏輯符號及功能表如下表所示，它只有兩個輸入端，R和S。R和S平時為高電平1，當(dāng)為低電平0時為有效工作狀態(tài)。當(dāng)S為0時，將觸發(fā)器置為1狀態(tài)，即Q為1，Q非為0；當(dāng)R為0時，將觸發(fā)器置為0狀態(tài)，即Q為0，Q非為1。S端又被稱為置1端，相應(yīng)地R端被稱為置0或清0端。R和S不同時有效。第50頁,共65頁，2024年2月25日，星期天3.4觸發(fā)器及寄存器2．D觸發(fā)器

D觸發(fā)器的邏輯符號及功能表如下表所示，它除了R和S輸入端外，還有D和CP兩個輸入端。D端為數(shù)據(jù)端，用于輸入數(shù)據(jù)；CP（ClockPulse）端為時鐘端，用于控制工作時序。D分兩級工作：第一級為R、S清0、置1級。只要R或S有效，就將觸發(fā)器清0、置1，D和CP端不起作用。第二級為D和CP聯(lián)合控制級。當(dāng)R、S無效時，在CP由低電平變?yōu)楦唠娖降乃查g（形象地稱這個瞬間的波形為正跳沿，相對而言，CP由高電平變?yōu)榈碗娖椒Q為負(fù)跳），觸發(fā)器接收D端的數(shù)據(jù)，即Q=D。第51頁,共65頁，2024年2月25日，星期天3.4觸發(fā)器及寄存器3．J-K觸發(fā)器

J-K觸發(fā)器的邏輯符號及功能表如下表所示，它除了R和S輸入端外，還有J、K和CP三個輸入端。J、K端為數(shù)據(jù)端，用于輸入數(shù)據(jù)；CP（ClockPulse）端為時鐘端，用于控制工作時序。J-K觸發(fā)器也是分兩級工作：第一級為R、S清0、置1級。只要R或S有效，就將觸發(fā)器清0、置1，J、K和CP端不起作用。第二級為J、K和CP聯(lián)合控制級。當(dāng)R、S無效時，在CP由高電平變?yōu)榈碗娖降乃查g（有負(fù)跳時），觸發(fā)器由J、K聯(lián)合決定觸發(fā)器狀態(tài)。J與K相同時，在時鐘的負(fù)跳沿，觸發(fā)器翻轉(zhuǎn)，即原來為0變?yōu)?，原來為1則變成0；J與K不同的時候，在時鐘的負(fù)跳沿，觸發(fā)器接收J(rèn)的狀態(tài)，即Q=J。第52頁,共65頁，2024年2月25日，星期天3.4觸發(fā)器及寄存器4．計數(shù)器T’觸發(fā)器與T觸發(fā)器由于其工作中狀態(tài)在0和1之間變換，就象在進(jìn)行1位二進(jìn)制計數(shù)一樣而被稱為計數(shù)器。T’觸發(fā)器為不可控計數(shù)器，T觸發(fā)器為可控計數(shù)器。它們的邏輯符號及功能表分別如表a和b所示。T’觸發(fā)器除了R和S輸入端外，只有一個CP時鐘端，在時鐘的正跳沿，觸發(fā)器翻為原來的反狀態(tài)（翻轉(zhuǎn)）。T觸發(fā)器比T’觸發(fā)器多了一個控制端T。當(dāng)T為1時觸發(fā)器才可在時鐘正跳沿翻轉(zhuǎn)，T為0時觸發(fā)器狀態(tài)不變。T’觸發(fā)器與T觸發(fā)器也是分兩級工作，此不贅述。

ab第53頁,共65頁，2024年2月25日，星期天3.4觸發(fā)器及寄存器第54頁,共65頁，2024年2月25日，星期天3.4觸發(fā)器及寄存器3.4.2寄存器寄存器是由觸發(fā)器組成的、用于存放多位二進(jìn)制信息的器件。一個觸發(fā)器是一個一位寄存器，多個觸發(fā)器就可以組成一個多位的寄存器。由于寄存器在計算機(jī)中的作用不同，從而被命名不同，常用的有緩沖寄存器、移位寄存器、計數(shù)器等。1．緩沖寄存器緩沖寄存器它是用來暫存某個數(shù)據(jù)。下圖是一個由4個D觸發(fā)器組成的4位緩沖器。第55頁,共65頁，2024年2月25日，星期天3.4觸發(fā)器及寄存器可作成緩沖寄存器的J-K觸發(fā)器n位緩沖寄存器符號第56頁,共65頁，2024年2月25日，星期天3.4觸發(fā)器及寄存器2．移位寄存器在計算機(jī)的工作中，在進(jìn)行位運(yùn)算、乘除法運(yùn)算等好多場合要用到移位操作。移位寄存器能將所儲存的數(shù)據(jù)逐位向左或向右移動，以完成計算機(jī)運(yùn)行過程中所需的功能。圖3-29為一由4位D觸發(fā)器作成的4位右移寄存器。各觸發(fā)器時鐘端通過CLK統(tǒng)一控制，移位前不能清0。在時鐘的正跳沿，寄存器里的各位數(shù)據(jù)依次右移，Q0=Q1，Q1=Q2，Q2=Q3，Q3接收新輸入的數(shù)據(jù)Din。第57頁,共65頁，2024年2月25日，星期天3.4觸發(fā)器及寄存器3．可控緩沖寄存器可控緩沖寄存器在原來的基礎(chǔ)上增加了控制端LOAD。當(dāng)LOAD端為高電平時，來時鐘跳沿，寄存器接收新數(shù)據(jù)X，否則保持原來的數(shù)據(jù)不變。如圖3-30所示。第58頁,共