基于testkompress工具的edt結(jié)構(gòu)在基帶芯片中的實現(xiàn)

摘要I摘要隨著生產(chǎn)工藝進入深亞微米時代，芯片的工作頻率越來越高以后，基于單固定故障的掃描測試方法和故障模型已不能測試到全部的生產(chǎn)制造缺陷，故應(yīng)使用新的atspeedscan測試(即實速測試)將頻率增加到與芯片的實際工作頻率一致才能捕獲到盡可能多的制造缺陷。當掃描測試模式增多以后，測試所生成的測試向量的容量，測試所需的I/O端口數(shù)目及測試時間也隨之巨量增加，且龐大的測試數(shù)據(jù)量會導致過長的測試時間，也可能超出ATE(AutomatedTestEquipment,自動測試設(shè)備)的容量，而對所生成的測試向量進行壓縮的方法可以很好地解決以上難題。相對于其他ATPG(AutomatedTestPatternGeneration,自動測試向量生成)工具而言，基于TessentTestKompress工具的EDT(EmbeddedDeterministicTest,內(nèi)嵌式確定性測試)技術(shù)是一種很好的能獲得相對較高的測試覆蓋率的壓縮技術(shù)。它可以在不降低測試覆蓋率的前提下，通過把測試集合變得更簡單來減少測試向量的數(shù)據(jù)量并加速電路測試。通道共享是一種通過在相同的EDT模塊之間用廣播掃描的方式和在不同的EDT模塊之間用分離控制通道和數(shù)據(jù)通道的方法來減少測試所需的I/O端口的該項目是基于一款28nm工藝，設(shè)計規(guī)模為370萬門，可用的測試端口數(shù)目為128,最大的測試向量存儲器容量為8M,最低標準的測試覆蓋率為96%的基帶芯片設(shè)計?；诂F(xiàn)有的測試資源和技術(shù)要求，若不考慮測試壓縮，則是很難實現(xiàn)的。本文以測試壓縮結(jié)構(gòu)為基礎(chǔ)，主要研究以下內(nèi)容：(1)簡單介紹了常見的測試向量壓縮方法，包括測試激勵和測試響應(yīng)的壓縮，并詳細分析了基于TessentTestKompress工具的EDT壓縮結(jié)構(gòu)的電路組成部分及其工作原理；(2)描述了模塊化的EDT結(jié)構(gòu)相關(guān)的參數(shù)和性能評估需考慮的因素，并講述了該如何在整個設(shè)計中加入EDT壓縮結(jié)構(gòu)，以減少測試所需的存儲器容量和測試時間；(3)簡單介紹了在實際項目中與EDT壓縮邏輯相關(guān)的DRC(DesignRulesCheck,設(shè)計規(guī)則檢查)違例的分析方法；(4)分析了該如何將測試壓縮技術(shù)與通道共享技術(shù)結(jié)合使用以減少測試所需的I/O端口；(5)簡述了TestKompress工具和DFTMAX工具壓縮邏輯的優(yōu)缺點及壓縮邏輯未來的發(fā)展趨勢。經(jīng)實驗證明，使用EDT壓縮結(jié)構(gòu)與不帶壓縮的普通設(shè)計相比，基于壓縮結(jié)構(gòu)的設(shè)計在保證測試覆蓋率達到97.85%的前提下，基本上能保證平均每個測試向量所需的存儲器容量約為20KB,測試一顆芯片所需的時間約為182ms,故測試芯片的成本將大大降低，并加速了芯片的設(shè)計周期。在該設(shè)計中，目前暫且未考慮芯片測試時的功耗，而這將會影響芯片的使用壽命。Ⅱ故在接下來的工作中，可繼續(xù)探索基于低功耗的測試數(shù)據(jù)壓縮，從而來降低芯片測試時的功耗。于此同時，還應(yīng)考慮用其他方式來增加整個設(shè)計的測試覆蓋率。關(guān)鍵詞：可測性設(shè)計，自動測試向量生成，內(nèi)嵌式確定性測試，測試壓縮，通道共享Withthedevelopmentofmanufacturingprocesstodeepsubmicron,theoperatingfrequencyofchipismuchhigher.Sothestuckatscantestmethodsandmodelscannotcaptureallthemanufacturingdefects,wehavetousethenewwayofatspeedscantestthatcanworkatthesamefrequencywiththeactualoperatingfrequencyofthechiptocoverasmuchaspossiblemanufacturingdefects.Meanwhile,weneedmorescantestmodes,theamountoftestvectorgenerated,thenumberofI/Oportsrequiredforthetest,andtheamountoftesttimeareincreasedsharply.Nevertheless,theamountofhugetestdatacanleadtotoolongtesttimes,whichmayexceedthecapacityofATE(AutomatedTestEquipment).Themethodoftestdatacompressioncanfigureouttheseissueswell.ComparedtootherATPG(AutomatedTestPatternGeneration)tools,EDT(EmbeddedDeterministicTest)technologyisagoodcompressiontechniqueforachievingrelativelyhighfaultcoveragebasedontheTessentTestKompresstool.Itcandecreasethetestdatawithoutaffectingthetestcoverage,andtestthecircuitatafasterratebyChannelsharingisamethodofreducingI/OportsrequiredfortestingbymeansofabroadcastscanbetweenthesameEDTmodulesandamethodofseparatingcontrolchannelsanddatachannelsbetweendifferentEDTmodules.Theprojectisabasebandchipdesign,whichbasedona28nmtechnology,thedesignscais3.7milliongates,thenumberofavailabletestportsis128,thelargesttestvectormemorycapacityis8M,theminimumstandardtestcoverageis96%.Basedonexistingtestresourcesandtechnicalrequirements,it'sdifficulttoachieveitifwedon'tconsiderthetestcompressionBasedonthestructureoftestcompression,thispaperfocusesonthefollowing:(1)Itintroducesthecommontestvectorcompressionmethods,includingteststimuluscompressionandtestresponsecompression.AndanalyzesthecircuitcomponentsofEDTcompressionstructureanditsworkingprinciplebasedonTessentTestKompresstooldetailedly.(2)ItdescribeshowtoevaluatetheparametersandperformanceconfigurationrelatedtoEDTstructure,andhowtoaddEDTcompressionlogictothedesigntodecreasetheusingoftestmemoryandshortentesttime.(3)BrieflyintroduceshowtoanalyzetheDRCviolationsaboutEDTcompressionlogicinthedesign.(4)AnalyzeshowtocombinethetestcompressiontechniquewithchannelsharingtosavetestI/OpocomparethetypicalfeatureoftheTestKompressandtheDFTMAXtoolfocusedonExperimentsshowthatcomparedwithusingEDTbypassinthedesign,thedesignbasedonEDTcompressionstructurewhichguaranteesthetestcovtime,weshouldthinkotherwaystoimprovethefaultcoverageofthedesign.Keywords:DFT,ATPG,EDT,TestCompress,ChannelSharing插圖索引V插圖索引圖1.1芯片制造時的物理缺陷 1圖1.2工藝與測試所需的時間 2圖2.1測試壓縮結(jié)構(gòu) 7圖2.2測試激勵的壓縮 圖2.3組合線性解壓電路示例 圖2.4基于組合解壓和LFSR的時序解壓電路原理圖 圖2.5測試響應(yīng)壓縮的分類 圖2.6測試響應(yīng)壓縮過程舉例 圖2.712輸入1輸出的X-壓縮器結(jié)構(gòu)示意圖 圖2.8X源隔離原理圖 圖2.9X屏蔽電路圖 圖2.10EDT與傳統(tǒng)的ATPG結(jié)構(gòu)示意圖 圖2.11ATE和有EDT的設(shè)計間的連接 圖2.12串行轉(zhuǎn)換自適應(yīng)掃描結(jié)構(gòu) 圖2.13串-并轉(zhuǎn)換的過程 圖2.14基于DFTMAX的解壓縮邏輯 圖3.1EDTtestprocedure的波形圖 圖3.2某個EDT模塊的結(jié)構(gòu)圖 圖3.3控制電路結(jié)構(gòu)圖 圖3.4控制電路里各組成部分的比特分布 圖3.5控制電路的關(guān)鍵代碼 圖3.6XOR譯碼器的代碼舉例 圖3.7One-Hot譯碼器結(jié)構(gòu)圖 圖3.9解壓縮電路的結(jié)構(gòu)示意圖 圖3.10線性反饋移位寄存器 圖3.11解壓縮器的關(guān)鍵代碼 圖3.12空間壓縮器的關(guān)鍵代碼 圖3.13基本壓縮器 圖3.14XpressCompactor 圖3.15壓縮器里的X-Blocking情形 圖3.16ScanChainMasking 圖3.17旁路電路 圖3.18調(diào)試K19設(shè)計違例的數(shù)據(jù)流圖 圖3.19調(diào)試K22設(shè)計違例的數(shù)據(jù)流圖 圖4.1設(shè)計中模塊化的EDT結(jié)構(gòu) 圖4.3分離控制和數(shù)據(jù)信息的輸入通道 圖4.4不使用通道共享時 圖4.5使用通道共享后 圖4.6仿真過程中EDT邏輯相關(guān)信號的翻轉(zhuǎn) 圖4.7仿真時的測試數(shù)據(jù)捕獲階段 表格索引表格索引 表4.2使用EDT壓縮邏輯前后ATPG數(shù)據(jù)對比 表4.3利用通道共享技術(shù)前后所需掃描端口對比 表4.4利用通道共享技術(shù)前后故障覆蓋率及故障分布對比 符號對照表符號M符號對照表千字節(jié)兆毫秒納米縮略語對照表縮略語ATEDUT/CUTFinFETLFSRMISRVLSI縮略語對照表英文全稱AutomatedTestEquipmeDevice/CircuitUnderTestEmbeddedDeterministicFinField-EffectTransisSynopsysDesignConst自動測試設(shè)備自動測試向量生成內(nèi)建自測試元胞自動機可測性設(shè)計設(shè)計規(guī)則檢查確定性測試鰭式場效應(yīng)晶體管有限狀態(tài)機聯(lián)合測試工作組線性有限狀態(tài)機線性反饋移位寄存器多輸入特征分析寄存器設(shè)計約束文件標準延時格式文件系統(tǒng)級芯片靜態(tài)時序分析超大規(guī)模集成電路目錄摘要 IABSTRACT 插圖索引 V表格索引 符號對照表 縮略語對照表 第一章緒論 1 11.2可測性設(shè)計的發(fā)展現(xiàn)狀及趨勢 31.3本項目需解決的問題 41.4論文的主要工作和組織結(jié)構(gòu) 5第二章測試壓縮及EDT的核心思想 72.1測試激勵壓縮方法 82.1.1線性解壓原理 92.1.2組合線性解壓器 92.1.3時序線性解壓器 2.2測試響應(yīng)壓縮方法 2.2.1零混淆線性壓縮與X-壓縮 2.3EDT邏輯的核心思想 2.4基于TestKompress與DFTMAX的壓縮邏輯對比 2.4.1基于DFTMAX壓縮邏輯的工作原理 2.4.2基于DFTMAX壓縮邏輯的不足 2.5本章小結(jié) 第三章EDT的組成部分、工作原理及相關(guān)的DRC 3.1控制電路(controller) 3.1.1控制電路的工作原理 3.1.2XOR譯碼器的工作原理 3.1.3One-Hot譯碼器的工作原理 3.1.4低功耗控制單元的工作原理 26 3.3.1壓縮器的工作原理 3.3.3XpressCompactor 3.4旁路(bypass)電路 3.5.1調(diào)試K19的設(shè)計規(guī)則違例 3.5.2調(diào)試K22的設(shè)計規(guī)則違例 第四章EDT結(jié)構(gòu)在項目中的具體實現(xiàn) 4.1整個設(shè)計中模塊化的EDT結(jié)構(gòu) 4.1.1掃描鏈長度的分配 4.1.2EDT模塊的分配 4.2.1壓縮率 4.2.2輸入通道和輸出通道的分配 444.2.3負沿寄存器的處理 4.3基于EDT結(jié)構(gòu)的通道共享的實現(xiàn) 4.3.1相同EDT模塊間的通道共享 4.3.2不同EDT模塊間的通道共享 4.3.3整個設(shè)計中數(shù)據(jù)通道的分配 4.3.4通道共享的適用場合和局限性 4.4基于EDT結(jié)構(gòu)和通道共享設(shè)計前后的性能分析 494.4.2基于EDT結(jié)構(gòu)利用通道共享技術(shù)前后的性能分析 4.4.3基于EDT結(jié)構(gòu)的測試向量仿真 4.5測試壓縮的發(fā)展趨勢 4.6本章小結(jié) 第五章總結(jié)與展望 參考文獻 致謝 作者簡介 第一章緒論1第一章緒論1.1基于EDT的研究背景隨著數(shù)字集成電路的設(shè)計愈來愈復雜，芯片的特征尺寸愈來愈小，芯片的測試成本愈來愈高以后，可測性很差的設(shè)計將無法量產(chǎn)。因此在芯片設(shè)計階段時就考慮增加額外的引腳和某些邏輯單元來滿足設(shè)計的可控性和可觀察性是相當有必要的。在芯片的生產(chǎn)制造階段，由于各種原因?qū)е滦酒荒苷９ぷ鞯奈锢砣毕菔且恢贝嬖诘?，如：電路的短路、開路、橋接，晶體管缺陷及其他可能會影響成品部件功能的物理問題等，如圖1.1所示[1]。對于規(guī)模較大的數(shù)字集成電路設(shè)計，僅僅依靠功能測試向量不足以高效地測試所有的制造缺陷，因此必須利用可測性設(shè)計來排除芯片的生產(chǎn)和制造缺陷。圖1.1芯片制造時的物理缺陷隨著芯片的運行速度愈來愈快，電路結(jié)構(gòu)愈來愈復雜，使得測試芯片所需的數(shù)據(jù)量不斷增加，測試所需的時間不斷增長，從而測試芯片所需的成本愈來愈高[2]。當設(shè)計中所生成的測試向量的數(shù)目隨之迅速增加以后，這將遠遠超過了ATE的存儲器和I/O信道的容量，故必須考慮將測試數(shù)據(jù)壓縮，如下圖所示：2個圖1.2工藝與測試所需的時間我們通常所說的stuckat掃描測試是基于單固定故障模型的測試，屬于慢速測試，其頻率是10M-30M;而atspeed掃描測試是基于延遲故障模型的測試，屬于實速測試，其頻率與芯片正常工作時基本相同。在20世紀中后期，只需利用基于單固定故障模型的掃描測試就可測試到芯片生產(chǎn)過程中的全部缺陷，此時芯片工作在較低的頻率[3]。進入21世紀以后，經(jīng)生產(chǎn)測試經(jīng)驗可知，基于單固定故障模型測試通過的芯片不能在較高頻率時正常工作。隨著生產(chǎn)工藝更先進，芯片的工作速度更快，頻率更高之后，基于stuckat故障的掃描測試方法和模型不再能測試所有的生產(chǎn)制造缺陷，測試將頻率增加到與芯片的實際工作頻率一致，進而更全面的對芯片進行測試篩選。由圖1.2可知，為了減少對ATE存儲器的要求，減少測試時間，選用壓縮技術(shù)對所生成的測試向量進行壓縮勢在必行。在IC設(shè)計和測試過程中，芯片測試所需的時間、芯片設(shè)計和測試所需的成本及其安全性都是我們必須考慮的因素。隨著芯片的特征尺寸愈來愈小，芯片的電路結(jié)構(gòu)愈來愈復雜，特別是對于汽車類電子或較高端的消費類電子產(chǎn)品等，其對芯片的質(zhì)量要求較高，因此基于現(xiàn)有的技術(shù)將有更多的制造缺陷很難檢測到，故其對芯片測試的要求也相對較高。很顯然，只基于單固定故障模型的掃描測試技術(shù)幾乎不能滿足現(xiàn)在對芯片的設(shè)計和測試方面的諸多要求14]。相對于其他ATPG工具而言，基于TessentTestKompress工具的EDT技術(shù)是一種很好的能解決以上問題并獲得相對較高覆蓋率的壓縮技術(shù)。它可以在不降低測試覆蓋率的前提下，通過把測試集合變得更簡單來減少測試向量的數(shù)據(jù)量并加速電路測試。在SoC設(shè)計階段，設(shè)計所能達到的故障覆蓋率是權(quán)衡設(shè)計好壞的標準。因此如第一章緒論3何減少測試向量的數(shù)量和提高覆蓋率一直是業(yè)界較關(guān)注的問題。大多數(shù)測試生成方案都會將被測電路視為一個黑盒子，對測試機來說，唯一可用的控制點就是其主輸入端，唯一可用的觀測點就是其主輸出端。因此，在實際的集成電路設(shè)計流程中，可測性設(shè)計的理論和相關(guān)實現(xiàn)技術(shù)是必須特別重視的設(shè)計要素，因為可測性很差的設(shè)計將無法量產(chǎn)?？蓽y性設(shè)計是指在盡可能少增加附加引線腳和附加電路，并使芯片性能損失最少的情況下，滿足電路可控制性和可觀察性的要求?？蓽y性設(shè)計的目標為：1)盡量減少測試向量生成的時間；2)盡量縮小所生成的測試矢量集，讓工具生成更高效的測試數(shù)據(jù)；3)降低測試設(shè)備成本；4)提高產(chǎn)品的質(zhì)量。在明確以上目標以后，可測性設(shè)計需基于一定的故障模型和測試方法。國內(nèi)外常1)固定型故障(StuckAt):最常見的一類故障模型，它假設(shè)設(shè)計中僅有一個故障且該故障是固定邏輯值0或1,可用來表征多種不同的物理缺陷；2)IDDQ(偽StuckAt):常用來測量CMOS的靜態(tài)電流；3)橋接故障(BridgingFault):指當設(shè)計中兩條或多條信號線橋接起來而引發(fā)4)跳變延遲故障(TransitionDelayFault):指電路無法在規(guī)定的時間內(nèi)由低電平(邏輯值0)跳變到高電平(邏輯值1)或由邏輯值1跳變到邏輯值0的故障；5)傳輸延遲故障(PathDelay):指數(shù)據(jù)在設(shè)計中特定數(shù)據(jù)通道上的傳輸延遲。國內(nèi)外常見的測試方法有：1)特定可測試性：針對某一特定的電路，對其進行修改，使其便于測試151。主要包括為了增加DUT的可控制性和可觀察性而對電路進行分割、加入額外的I/O端2)掃描設(shè)計測試：它將所有時序邏輯變成可掃描的，再將它們串在一起形成掃描鏈，因此可為較難測試的時序電路建立組合模型，常見的有：atspeedscan,stuckatscan,IDDQtest;3)BIST測試：它通過為DUT增加額外的邏輯單元來讓該部分電路可以自動產(chǎn)生向量從而實現(xiàn)自我測試；4)BoundaryScan:它是一個可用于測試板級互連的獨立的子系統(tǒng)4基于不同的可測試性方法，針對不同的邏輯電路和存儲器特征及不同的故障模型，都有相應(yīng)的DFT方法16]。本文所研究的是可測性設(shè)計方法中的掃描路徑設(shè)計，其核心思想是將設(shè)計中的時序邏輯變成可掃描的，再將其串成掃描鏈，最后根據(jù)ATPG工具，基于特定的故障模型和signoff的要求來生成一系列的測試向量。芯片測試的目標就是用最低的成本來完成高質(zhì)量的測試。預期的測試質(zhì)量主要包括：較高的故障覆蓋率和芯片良品率，較低的性能損耗；而低成本的宗旨就是：盡量少的測試數(shù)據(jù)和硬件電路開銷、盡量短的測試時間?？偟膩碚f，好的測試方法不僅是小的硬件開銷、高的故障覆蓋率、小的性能損耗，且應(yīng)同時采取相應(yīng)的措施來減少測試所需的數(shù)據(jù)量、測試所需的時間及功耗17],這恰好是當前的DFT要解決的關(guān)鍵技術(shù)于此同時，可測性設(shè)計將面臨很多難題：1)當IC設(shè)計愈來愈復雜，晶體管的特征尺寸越來越小時，設(shè)計所需的測試向量數(shù)目會迅速增加，這將遠遠超過了ATE存儲器和I/O信道的容量，因此必須考慮對測試向量進行壓縮；2)測試時間是增大測試IP內(nèi)核復雜性的主要原因之一，因此必須在設(shè)計階段就考慮用某些方法來減少測試時間；3)芯片在測試階段的功耗比正常工作時要高很多，這不僅會影響電路的穩(wěn)定性，還可能會燒毀芯片，從而降低芯片的良品率；4)為了縮短產(chǎn)品的生產(chǎn)周期，一般會利用IP核復用，這使得IC設(shè)計從原來的ASIC發(fā)展到了現(xiàn)在的SoC,而基于核的SoC測試還存在許多難題。1.3本項目需解決的問題當IC設(shè)計愈來愈復雜，晶體管的特征尺寸越來越小時，芯片的測試過程愈來愈復雜，所需的時間愈來愈長，測試成本也隨之愈來愈高，因此在ATPG工具生成測試向量階段就考慮將測試數(shù)據(jù)壓縮是相當有必要的。如何對測試向量實現(xiàn)較高壓縮率的壓縮，如何節(jié)省測試機的存儲器容量，測試端口數(shù)目和測試時間是本項目的研究重點。該項目是基于一款28nm,設(shè)計規(guī)模為370萬門，可用的測試端口數(shù)目為128,最大的測試向量存儲器容量為8M,最低標準的測試覆蓋率為96%的基帶芯片設(shè)計。本文利用TestKompress工具完成了EDT邏輯的插入，且基于現(xiàn)有的資源，實現(xiàn)了用通道共享技術(shù)來解決測試端口不夠用的問題，利用壓縮技術(shù)實現(xiàn)了節(jié)省測試機的存儲器容量及測試時間的目的。第一章緒論51.4論文的主要工作和組織結(jié)構(gòu)本論文主要以項目X為例，研究如何選擇合適的測試壓縮邏輯對測試向量進行壓縮，如何為整個設(shè)計進行EDT結(jié)構(gòu)的評估，以何種方式在各模塊間實現(xiàn)通道共享以達到節(jié)省ATE的存儲器容量，I/O端口，測試時間和測試數(shù)據(jù)，最后達到節(jié)省測試成本的目的。論文的主要結(jié)構(gòu)為：第一章：簡述EDTlogic的研究背景及DFT的發(fā)展現(xiàn)狀和趨勢；第二章：詳細介紹常見的測試壓縮結(jié)構(gòu)，并簡單比較基于TestKompress工具的測試壓縮與DFTMAX的壓縮邏輯結(jié)構(gòu)；第三章：介紹EDT壓縮邏輯的各組成部分及其工作原理，并以實際項目為例，介紹了該如何分析與測試壓縮邏輯相關(guān)的DRCviolations;第四章：研究如何根據(jù)實際項目劃分EDT模塊，分配輸入/輸出通道及在各模塊間實現(xiàn)通道共享以解決上述問題，并比較了使用EDT測試壓縮前后系統(tǒng)所能獲得的測試覆蓋率，測試所需的存儲器容量和測試數(shù)據(jù)量等異同點，最后以當前的測試壓縮結(jié)構(gòu)為例，概要描述未來的測試壓縮結(jié)構(gòu)可能有的發(fā)展趨勢；第五章：總結(jié)該設(shè)計中所實現(xiàn)的測試壓縮結(jié)構(gòu)的優(yōu)缺點及下一步的工作展望。6第二章測試壓縮及EDT的核心思想7解壓縮電路壓縮電路解壓縮電路壓縮電路第二章測試壓縮及EDT的核心思想隨著IC設(shè)計的規(guī)模日益增加，系統(tǒng)的復雜度日益增高，測試所需的數(shù)據(jù)量也隨之巨量增加。龐大的測試數(shù)據(jù)量將導致較長的測試時間，并可能超出ATE的存儲器容量，因此利用測試數(shù)據(jù)壓縮方法可在一定程度上解決這些問題。所有電路的ATPG方法的主要目標都是在實現(xiàn)最大覆蓋率的同時獲得更少的測試集，而測試數(shù)據(jù)壓縮就是一種在保證覆蓋率不變的前提下壓縮測試數(shù)據(jù)的方法。測試壓縮能大幅度減少測試所需的數(shù)據(jù)量，并很好地解決了測試機的存儲器容量和數(shù)據(jù)通道數(shù)不夠用的問題，若設(shè)計合理，還可節(jié)省測試所需的時間和功耗。測試壓縮效果與被壓縮的數(shù)據(jù)及方法密切相關(guān)，而基于各EDA工具的壓縮技術(shù)對各有特點的數(shù)據(jù)類型的壓縮效果相差很大。數(shù)據(jù)表明，在測試激勵矢量中X位的比重可達95%以上，因此要想提高壓縮率，就必須考慮如何合理利用X位的分布來實現(xiàn)對測試數(shù)據(jù)的壓縮[8]。測試向量中X位的生成和自動測試向量生成的算法有關(guān)，測試向量的生成一般可分為兩大部分：(1)使用隨機測試生成來選擇測試矢量以檢測電路中絕大部分故障。當電路中存在許多未被檢測出的故障時，隨機測試生成在測試生成期開始時具有最高的效率，一般能檢測出60%-80%的故障；(2)對于電路中較難檢測的故障，會使用面向故障的ATPG算法來覆蓋。盡管難測的故障數(shù)并不多，但檢測該部分所需的測試數(shù)據(jù)卻在所生成的總的測試激勵向量中比重很大，且測試激勵向量中X位所占的比重很高19I。測試壓縮是對ATE存儲的確定性測試數(shù)據(jù)的壓縮，可分對測試輸入的解壓和對測試輸出的壓縮。自動測試設(shè)備中存儲的是壓縮后的測試激勵和響應(yīng)，但施加給DUT的數(shù)據(jù)應(yīng)保持確定性測試向量原樣，從DUT輸出的測試響應(yīng)也是未壓縮的，故在ATE與DUT之間需有解壓縮和壓縮邏輯?；贓DT結(jié)構(gòu)的測試壓縮邏輯見圖2.1:壓縮后的測試響應(yīng)激勵壓縮后的測壓縮后的測試響應(yīng)激勵試激勵具有掃描設(shè)計的電路具有掃描設(shè)計的電路圖2.1測試壓縮結(jié)構(gòu)8五縮法壓安法五縮法壓安法在自動測試向量生成工具產(chǎn)生的測試矢量中會有很多X項，而眾多數(shù)據(jù)位中只需對1%-5%I9的位賦以確定值，且確定值之間的關(guān)聯(lián)度也較高，因此可以對測試激勵進行無損壓縮，對測試響應(yīng)進行有損壓縮。在不同的維度，測試激勵壓縮可分為對數(shù)據(jù)的壓實法和壓縮法。壓實法是為了減少測試矢量的數(shù)目，相當于削減掃描鏈的數(shù)目，而壓縮法是為了減少每個測試矢量的寬度，相當于縮短掃描鏈的鏈長，具體描述見圖2.2所示。經(jīng)壓縮法壓縮的測試數(shù)據(jù)需要解壓縮，再應(yīng)用到被測電路上，EDT邏輯所用的壓縮技術(shù)就屬于壓縮法實現(xiàn)的測測試向量1測試向量2測試向量3測試向量4測試向量5測試向量1測試向量2測試向量3測試向量4測試向量5測試向量壓縮后測過向量壓縮的測試向量壓縮后測試向量壓縮后測試向量壓縮前測試向量壓縮后目前國內(nèi)外研究人員已在測試激勵壓縮方面提出了很多方法，大致可分為19I[10]:目前國內(nèi)外研究人員已在測試激勵壓縮方面提出了很多方法，大致可分為19I[10]:字典編碼(固定-固定)Huffman編碼(固定-變長)行程編碼(變長-固定)變長-變長編碼(變長-變長)時序線性解壓電路組合線性解壓電路廣播掃描虛擬掃描可重構(gòu)的廣播掃描多輸入廣播掃描壓實法廣播掃描結(jié)構(gòu)一測試激勵壓縮編碼壓縮線性解壓壓縮法第二章測試壓縮及EDT的核心思想9壓縮法主要包括基于代碼的壓縮和線性解壓電路等，基于代碼的壓縮方法是把原始數(shù)據(jù)分段，并用符號表示，再把每個符號用碼字代替，此壓縮方法常用于多維測試集或測試向量。測試激勵壓縮的另一種原理是采用解壓器解壓來自ATE的向量，解壓器常見的結(jié)構(gòu)有：基于線性解壓器和基于廣播掃描。TestKomprss工具的EDT壓縮邏輯是基于線性解壓器來實現(xiàn)的，因此以下將著重講述線性解壓器相關(guān)內(nèi)容。時序線性解壓縮電路的主要部分是觸發(fā)器和異或門，而組合線性解壓縮電路則只由異或門構(gòu)成。線性解壓電路輸出的所有測試矢量可根據(jù)某種矩陣解出，即：若線性解壓器把從測試機輸入的m位壓縮激勵復原成n位測試向量(n>m),則應(yīng)有一個布爾矩陣Bnm,使得線性解壓器產(chǎn)生的測試向量可由布爾矩陣B解出。對于測試向量Z,當且僅當關(guān)系式(2-1)有解時才能得以壓縮10]。其中B是解壓電路對應(yīng)的特征矩陣，Z為ATE中的測試輸入向量，由關(guān)系式解出的X則是經(jīng)解壓器解壓后的輸入數(shù)據(jù)，我們常將ATE輸出的測試激勵Z稱為自由變2.1.2組合線性解壓器組合線性解壓器是實現(xiàn)把K位自由變量擴展成J位測試矢量(J>K),再施加給J條掃描鏈的過程。下圖(a)表示由3位偽隨機電路所生成的測試矢量Xo-X?,圖2.3(b)中3-6位組合線性解壓器將其擴展為Qo-Qg,擴展關(guān)系為：Q?=X?④X?Q?=X?④X?④X?(a)偽隨機生成電路(b)3-6位組合線性解壓器圖2.3組合線性解壓電路示例組合線性解壓電路結(jié)構(gòu)簡單，易于控制，但由于在單個時鐘周期內(nèi)只能采用自由變量解壓，故解碼效率較低。因此可動態(tài)調(diào)節(jié)每個時鐘周期內(nèi)掃描鏈數(shù)目來改進解碼2.1.3時序線性解壓器時序線性解壓電路包括FSM(FiniteStateMachine,有限狀態(tài)機)及組合線性解壓電路，其工作原理為：利用FSM在某個時鐘cycle內(nèi)對上個時鐘周期所接收到的自由變量進行解碼。常用的線性FSM是LFSR(LinerFeedbackSerialRegister,線性反饋移位寄存器),也可采用CA(CellularAutomata,元胞自動機)或環(huán)形電路。該結(jié)構(gòu)的解碼效率比組合線性解壓電路更高。時序線性解壓電路包括靜態(tài)種子植入和動態(tài)種子植入。靜態(tài)種子植入：給線性反饋移位寄存器加載種子以后，它能工作在自動方式，再對掃描鏈生成測試立方19]。該方法通過擴展種子進行解壓，而不針對整個測試立方進行解壓。如果種子存儲在ATE中，采用靜態(tài)種子植入方法進行測試向量解壓時，ATE常處于空閑狀態(tài)，而LFSR常處于自動方式，另一個缺點是LFSR的階數(shù)不能少于測試立方中指定的位數(shù)。動態(tài)種子植入：在LFSR對掃描鏈裝載的同時從ATE對LFSR注入種子。如圖第二章測試壓縮及EDT的核心思想組合線性解壓器組合線性解壓器2.4所示，其作用是將a個通道的自由變量信號擴展，再施加給m條n位掃描鏈。動態(tài)種子植入方法的優(yōu)點是ATE可以不空閑，盡其可能地植入種子，缺點是LFSR階數(shù)不能太高。EDT邏輯的解壓過程正是通過時序線性解壓電路的動態(tài)種子植入方式來實現(xiàn)的。測試設(shè)備a通道LFSR:n位掃描鏈n位掃描鏈n位掃描鏈n位掃描鏈圖2.4基于組合解壓和LFSR的時序解壓電路原理圖2.2測試響應(yīng)壓縮方法測試響應(yīng)壓縮是對內(nèi)部掃描鏈捕獲的響應(yīng)進行壓縮，以減少送回到ATE的測試數(shù)據(jù)量。對測試響應(yīng)可進行有損壓縮，而對測試激勵則必須進行無損壓縮。對于測試響應(yīng)壓縮，常通過犧牲一部分測試覆蓋率以取得相對較高的壓縮率。測試響應(yīng)壓縮技術(shù)有很多，其分類如圖2.5所示：測試響應(yīng)壓縮空間壓縮時間壓縮時間與空間混合壓縮圖2.5測試響應(yīng)壓縮的分類空間壓縮結(jié)構(gòu)一般由異或門組成，而時域壓縮結(jié)構(gòu)一般會用MISR(MultipleInputSignatureRegister,多輸入特征分析寄存器),因此壓縮器的輸入端不能包含未知值X,故其在BIST中應(yīng)用較廣泛。混合壓縮結(jié)構(gòu)是把空間壓縮結(jié)構(gòu)的輸出反饋給時域壓縮結(jié)構(gòu)。空間壓縮是把寬位數(shù)的測試響應(yīng)圖形壓縮成窄位數(shù)的圖形，而時域壓縮則是減少輸出響應(yīng)圖形的個數(shù)。測試響應(yīng)壓縮過程可形象描述如下：響應(yīng)壓縮把最初二維的exf響應(yīng)數(shù)據(jù)Q=[ai]壓縮成其他二維的k×1的向量A[10,且k<e和l<f,e/k為空間壓縮率，f/1為時間壓縮率。該過程可用關(guān)系式表達：其中，①是轉(zhuǎn)換函數(shù)。二維向量Q的列序號指其時間維度，行序號指其空間維度，時間維度指的是電路中的同一個輸出在不同時刻產(chǎn)生的值，空間維度指的是不同的輸若是空間壓縮，有k<e;若是時間壓縮，有1<f,兩種壓縮形式如圖2.6所示：測試向量測試向量ebit輸出向量圖2.6測試響應(yīng)壓縮過程舉例空間壓縮電路輸出向量時間壓縮電路輸出向量在測試響應(yīng)壓縮中，我們經(jīng)常會提到以下名詞：(1)混淆：指對于同一組測試向量，故障電路和正常電路兩者有相同的數(shù)據(jù)響應(yīng)，故很難通過數(shù)據(jù)響應(yīng)來辨別電路功能的好壞；(2)錯誤位：若邏輯結(jié)構(gòu)存在故障，則錯誤位即是響應(yīng)數(shù)據(jù)和期望值不相等的比特；(3)未知位：指測試向量中在仿真階段無法確定其值的比特位；(4)診斷：指根據(jù)故衡量一種壓縮方法的效率是看其防止混淆的能力和容納不確定值X的能力，測試響應(yīng)壓縮可能造成信息的丟失，一般不會影響故障覆蓋率，但會造成混淆和診斷故障水平的降低。由于在正常的測試向量中，輸入端會有大量的X值，因此EDT壓縮邏輯采用的是空間壓縮結(jié)構(gòu)?？臻g壓縮結(jié)構(gòu)屬于組合電路，故其相對較容易實現(xiàn)。通常所說的奇偶校驗電路具有良好的錯碼轉(zhuǎn)播特性，可把無數(shù)個輸入轉(zhuǎn)換成單個輸出，且對邏輯結(jié)構(gòu)的固定故障覆蓋率較高，但其壓縮向量的混效率很高，因此常見的改進后的壓縮電路有：單錯碼校正、雙錯碼校正和奇偶錯碼檢測。第二章測試壓縮及EDT的核心思想2.2.1零混淆線性壓縮與X-壓縮由表達式2.3可知，若對輸入施加兩個不同的向量Do,D?,輸出產(chǎn)生兩個不同的值Co和C?,即(Do)≠0(D?),則稱該空間壓縮器是透明的。若Do是電路無故障時的激勵，而D?是產(chǎn)生故障并導致故障效應(yīng)成功傳播的激勵，則對透明空間壓縮器施加這兩個輸入值時，相應(yīng)的輸出值總是不同的，這種情況稱為零混淆。對于一個空間壓縮函數(shù)，若要對全部的輸入向量空間保證零混淆，則壓縮器的輸出位數(shù)必須等于或大于輸入位數(shù)，而測試響應(yīng)壓縮的原理是將多輸入的測試向量壓縮成盡量少輸出的向量，故完全的零混淆空間壓縮器不可能實現(xiàn)空間壓縮。實際上，空間壓縮器并不是對所有可能的錯誤都是零混淆的，而是對一些故障集F產(chǎn)生的錯誤能夠零混淆。零混淆壓縮方法存在的問題是未知的測試響應(yīng)可能會妨礙誤碼檢測水平，容忍未知測試響應(yīng)的故障樹可解決此問題。若掃描鏈中具有雙穩(wěn)態(tài)單元，模擬過程中不能對這些單元確切地賦以值“0”或“1”,則這些單元的賦值稱為未知邏輯值。實際上，未初始化或不可控制的雙穩(wěn)態(tài)、多時鐘域和模擬模型不準確等，都可能造成未知邏輯值[13]。未知邏輯值可能使得MISR壓縮方法失效，而X-壓縮是一種可容忍未知測試響應(yīng)的壓縮方法，它可以無混淆地發(fā)現(xiàn)一個、兩個及任意奇數(shù)個錯誤位。12輸入1輸出的X-壓縮示意圖如下：掃描鏈1掃描鏈2掃描鏈3掃描鏈4掃描鏈5掃描鏈6掃描鏈7掃描鏈8掃描鏈9掃描鏈10掃描鏈11掃描鏈12XORXORXORXORXORXORXORXORXORXORXOR輸出1圖2.712輸入1輸出的X-壓縮器結(jié)構(gòu)示意圖X-壓縮器可用二進制矩陣表示，矩陣中的行代表掃描鏈，列代表的是X-壓縮器的一個輸出。假設(shè)X-壓縮器的第k個輸出與第1條掃描鏈相關(guān)，此時矩陣O中單元(1,k)的值為1,否則為0。圖2.7中的X-壓縮器的壓縮矩陣為：2.2.2X-隔離與X-屏蔽在掃描設(shè)計過程中，為了防止未知的X值影響掃描結(jié)構(gòu)，繼而傳播到測試壓縮結(jié)構(gòu)，最終導致設(shè)計規(guī)則違例，我們常采用X-隔離技術(shù)將其隔離，即：對X產(chǎn)生源進行隔離，具體過程如下圖所示：00壓縮器UX圖2.8X源隔離原理圖由圖2.8可知，隔離點可以是X源的輸出與壓縮器之間的傳播路徑上的任意點，但該處不能有觀察點。在實際的測試響應(yīng)中，25%以上的響應(yīng)都包含X項，上述X隔離方法的硬件開銷和延遲對設(shè)計的影響較大，而基于X-屏蔽方法的編碼器具有高的X容忍性，故可很好的解決上述問題。該方法的隔離點可選在壓縮器的輸入端，屏蔽控制單元可在合適的時間產(chǎn)生邏輯值1,以屏蔽掉包含X的掃描輸出，即X-compactor的實現(xiàn)原理。X屏蔽電路的原理圖如下：掃描鏈1掃描鏈2掃描鏈3掃描鏈4輸出通道屏蔽控制單元圖2.9X屏蔽電路圖第二章測試壓縮及EDT的核心思想2.3EDT邏輯的核心思想EDT邏輯是一種根據(jù)縮減每個測試失量的數(shù)據(jù)量，從而來節(jié)省測試所需的數(shù)據(jù)總量和測試時間的壓縮邏輯。與傳統(tǒng)的確定性ATPG技術(shù)相比，EDT技術(shù)可在使用相同的故障模型下，獲得相近的測試覆蓋率，并降低芯片測試所需的時間，從而降低芯片測試所需的成本，且是目前最有效的針對大規(guī)模SoC(SystemonChip,系統(tǒng)級芯片)的測試方法。基于TessentKompress工具的EDTlogic的核心思想是：在獲得更高的數(shù)據(jù)壓縮率的情況下，用盡可能少的掃描通道來控制內(nèi)部盡可能多的掃描鏈。對于已加入壓縮邏輯的設(shè)計，測試人員能像操作傳統(tǒng)的掃描鏈一樣直接操作掃描通道，對于測試人員而言，掃描通道相當于一種虛擬的掃描鏈，因此可用較少數(shù)目的掃描通道來控制內(nèi)部較多數(shù)目的掃描鏈，這樣就可達到節(jié)省測試I/O端口的目的，如圖2.10所示[14]。隨著設(shè)計變得越來越復雜，其內(nèi)部的掃描鏈數(shù)目將迅速增加，所生成的測試向量數(shù)據(jù)量也急劇增加，且可用的測試端口是有限的，因此必須利用壓縮技術(shù)來解決存儲器的容量和測試端口等不夠用的難題。圖2.10EDT與傳統(tǒng)的ATPG結(jié)構(gòu)示意圖基于TestKompress的測試壓縮邏輯EDT的設(shè)計和ATE之間的關(guān)系如圖2.11所圖2.11ATE和有EDT的設(shè)計間的連接對于ATE而言，主要將壓縮測試向量輸入IC設(shè)計，再將期待的響應(yīng)與從實際設(shè)計輸出的響應(yīng)相比較，來判斷芯片是否能在相應(yīng)的工作頻率正常工作，從而來篩選芯片。對于內(nèi)嵌式確定性(EDT)邏輯而言，主要完成將ATE輸入的壓縮測試向量解壓縮，送給內(nèi)部的coredesign,再將得到的數(shù)據(jù)響應(yīng)壓縮后送給測試機。其中，壓縮器由一系列XOR陣列組成，故其對測試時間不會產(chǎn)生影響，而解壓器中包含一定的時序邏輯，會增加少量測試時間，所增加的測試時間可由式(2-5)來進行估算：其中，c表示增加的時鐘cycle數(shù)，s表示解壓器大小，n表示掃描通道個數(shù)。2.4基于TestKompress與DFTMAX的壓縮邏輯對比基于業(yè)界主流的Mentor和Synopsys兩家EDA廠商，在對設(shè)計加入掃描鏈，并基于故障模型生成測試向量的過程中，有兩種不同的工作流程。一種是用Synopsys的DFTMAX工具加入壓縮的掃描結(jié)構(gòu)，再用Synopsys的TetraMAX工具產(chǎn)生向量；另一種是用Synopsys的DFTcompiler工具加入普通的未壓縮的掃描結(jié)構(gòu)，接著用Mentor的TestKompress工具生成EDT壓縮結(jié)構(gòu)，最后再基于TestKompress生成向量。在兩套不同的工作流程中，盡管都能實現(xiàn)測試壓縮邏輯，并生成測試向量，但它們測試壓縮的實現(xiàn)方式不同。第一種方式的壓縮結(jié)構(gòu)是在插入掃描鏈的過程中進行的，而基于TestKompress工具的EDT壓縮邏輯是與插入掃描鏈并行進行的，且生成的壓第二章測試壓縮及EDT的核心思想縮結(jié)構(gòu)不僅能集成到硬件語言描述的代碼中，還可集成到綜合后生成的門級網(wǎng)表中，且對壓縮邏輯的配置較靈活?；趦煞N不同的測試壓縮技術(shù)所實現(xiàn)的設(shè)計能獲得的壓縮技術(shù)所實現(xiàn)的設(shè)計能獲得的壓縮率、測試覆蓋率及測試所能達到的最高頻率等差別2.4.1基于DFTMAX壓縮邏輯的工作原理DFTMAX工具的測試壓縮技術(shù)是基于自適應(yīng)掃描結(jié)構(gòu)實現(xiàn)的，且它的解壓邏輯是基于組合邏輯來完成的，工作原理為：測試壓縮向量先送入串行轉(zhuǎn)換器再經(jīng)過組合解壓縮邏輯解壓縮后最后再送到內(nèi)部掃描鏈，測試響應(yīng)數(shù)據(jù)先經(jīng)過壓縮邏輯再經(jīng)過并行轉(zhuǎn)換器以后最后再送到自動測試設(shè)備。最基本的串行轉(zhuǎn)換自適應(yīng)掃描結(jié)構(gòu)如圖2.12scanlnscanlndeserializer(&bits)5MHZntenaldckcompressorserializer(8bits)圖2.12串行轉(zhuǎn)換自適應(yīng)掃描結(jié)構(gòu)根據(jù)圖2.12可知，串行轉(zhuǎn)換的自適應(yīng)掃描技術(shù)包括：(1)串行轉(zhuǎn)換的時鐘控制器，由FSM的計數(shù)器和時鐘門控單元組成，計數(shù)器用來生成時鐘使能信號和選通信號，且計數(shù)器由外部的時鐘來驅(qū)動；(2)串-并轉(zhuǎn)換寄存器，用來從掃描輸入端串行加載測試數(shù)據(jù)，再經(jīng)過解壓縮邏輯將數(shù)據(jù)送到內(nèi)部掃描鏈；(3)并-串轉(zhuǎn)換寄存器，用來捕獲壓縮邏輯輸出的測試數(shù)據(jù)，并將其串行移出。由4-bit的串并轉(zhuǎn)換寄存器實現(xiàn)的壓縮過程如下所示：FSMcounter0ScanenableenableStrobeenableTesterstrobecapturedecompressor.Atthesametime,serializercapturecompressoroutputdata7.Deseralzercompletesshiftfor4.Firstshiftdataisthroughdecompressorstrobingcompressoroutputsforfirstshift5.Testerstartsstrobingcompressoroutputsforfirstshift2.Deserializerstarts3.Deserializercompletesshiftfor2由上圖可知，串行轉(zhuǎn)換的時鐘控制器的行為類似于時鐘分頻器，內(nèi)部所生成的時鐘信號是外部時鐘信號被S倍分頻實現(xiàn)的，而S則是并-串轉(zhuǎn)換寄存器的級數(shù)。假設(shè)并-串轉(zhuǎn)換寄存器由8個寄存器組成，且測試系統(tǒng)外部時鐘的頻率為10MHz,由于內(nèi)部時鐘是被8分頻實現(xiàn)的，故內(nèi)部的時鐘頻率會降低到1.25MHz。因此，利用DFTMAX的壓縮邏輯所實現(xiàn)的測試壓縮中，內(nèi)部掃描鏈的時鐘頻率只有外部掃描通道時鐘頻率的S分之一，而利用TestKompress工具的EDT結(jié)構(gòu)實現(xiàn)的壓縮能保證內(nèi)部掃描鏈的時鐘頻率與外部掃描通道的時鐘頻率相同，這才是我們設(shè)計中實際期望的?；贒FTMAX工具的解壓縮邏輯是由可重構(gòu)的選擇網(wǎng)絡(luò)實現(xiàn)的，對于一定數(shù)目的輸入通道而言，它只能驅(qū)動內(nèi)部較少數(shù)目的掃描鏈，因此基于DFTMAX設(shè)計的壓縮邏輯的壓縮率較低。其電路結(jié)構(gòu)可舉例如圖2.14所示：第二章測試壓縮及EDT的核心思想0101010scanchain410圖2.14基于DFTMAX的解壓縮邏輯2.4.2基于DFTMAX壓縮邏輯的不足的自適應(yīng)掃描技術(shù)實現(xiàn)的測試壓縮存在以下問題：(1)生成的測試向量所能實現(xiàn)的壓縮率較低，一般只有幾十，若想提高壓縮率，則會造成走線擁擠等問題；(2)壓縮模式生成的測試矢量對其下一個向量的依賴性比較大，因此我們不能重新排序ATPG所生成的向量來實現(xiàn)用最少的測試數(shù)據(jù)來覆蓋設(shè)計中最多的故障； (3)自適應(yīng)掃描技術(shù)不能實現(xiàn)掃描輸入通道的共享，因此其無法較好地解決測試端口不夠用的問題；(4)利用DFTMAX的壓縮邏輯所實現(xiàn)的測試壓縮中，內(nèi)部掃描鏈的時鐘頻率只有外部掃描通道時鐘頻率的S分之一。由于DFTMAX的測試壓縮邏輯存在以上問題，而TestKompress的EDT結(jié)構(gòu)在以上方面較有優(yōu)勢，因此我們常用TestKompress的EDT結(jié)構(gòu)來實現(xiàn)測試壓縮。與壓縮結(jié)構(gòu)利用時序線性解壓器來實現(xiàn)，從而能獲得較高的測試壓縮率；利用可容忍X值的空間壓縮結(jié)構(gòu)來實現(xiàn)壓縮，從而有較強的防混淆和容納不確定值X的能力；除此之外，TestKompress工具可與通道共享技術(shù)相結(jié)合來解決對測試端口不夠用的難題。本章詳細介紹了測試向量壓縮的分類，再依次介紹常見的壓縮方法及其壓縮原理，接下來介紹了基于TestKompress工具的EDT邏輯的核心思想及其基本組成部分，為下一章介紹EDT邏輯各組成部分的工作原理打下基礎(chǔ)，最后從基于DFTMAX的測試壓縮原理出發(fā)，簡單對比了基于國內(nèi)主流的ATPG工具Mentor的TestKompress與Synopsys的TetraMAX的設(shè)計所能獲得的壓縮率，故障覆蓋率等方面的差異。第三章EDT的組成部分、工作原理及相關(guān)的DRC第三章EDT的組成部分、工作原理及相關(guān)的DRC對于EDT邏輯而言，其端口信號包括：掃描輸入通道(edt_channels_in),掃描輸出通道(edt_channels_out),edt_update,edt_clock,edt_bypass及edt_reset。在掃描測試信號的變換如下所示：在scantest過程中，EDT結(jié)構(gòu)的工作流程可概括為如下幾部分：1)load_unload階段：EDT邏輯工作在復位狀態(tài)，此時測試數(shù)據(jù)還未經(jīng)掃描鏈加載到掃描電路中，且在該過程中各信號狀態(tài)如下：edt_clock信號應(yīng)有效，標志EDT邏輯更新的端口信號edt_update為高電平，而掃描時鐘(scanclock)此時無效；2)shift階段：在該過程中，測試數(shù)據(jù)需經(jīng)掃描鏈加載到掃描電路，故此時掃描時鐘和edt_clock必須有效，且標志掃描移位過程的掃描使能信號(scanenable)有效，3)capture階段：在該階段，加載到掃描鏈上的測試數(shù)據(jù)在掃描時鐘的作用下應(yīng)用到設(shè)計中其他的組合邏輯部分，此時各信號狀態(tài)如下：edt_clock信號無效，掃描使能信號scan_enable和EDT邏輯更新信號(edt_update)可為任意值，但實際項目中常取值0。以項目中的某個EDT為例，其輸入通道51個，輸出通道1個，輸入/輸出掃描鏈均為450條，該模塊相關(guān)的EDT邏輯的結(jié)構(gòu)圖如下所示：dt_chennea_nrdt_chcut圖3.2某個EDT模塊的結(jié)構(gòu)圖由圖可知，EDT邏輯主要由decompressor,compactor和bypass三部分組成，具體功能如下：1)Decompressor:用來將來自于ATE的測試數(shù)據(jù)解壓，并分配到SoC設(shè)計內(nèi)部的掃描鏈上，該過程是無損壓縮2)Compactor:主要用來將設(shè)計中掃描鏈的實際響應(yīng)數(shù)據(jù)壓縮后再送給ATE,此時能進行有損壓縮；3)Bypass:用來旁路EDT邏輯，讓我們在外部可直接訪問設(shè)計內(nèi)部的掃描鏈，而不需通過掃描通道來訪問，此功能可方便我們調(diào)試由于EDT邏輯本身的問題而導致的芯片測試失敗。除了上述三部分以外，EDT邏輯還包括提供每個EDT模塊正常工作所需的控制信號和mask信號的控制電路部分?？刂齐娐分饕脕懋a(chǎn)生EDT邏輯正常工作所需的控制信號和mask信號，mask信號用來決定在壓縮器中哪些掃描鏈是被掩蓋的，哪些是可觀測的。最基本的控制電路的結(jié)構(gòu)如圖3.3所示：第三章EDT的組成部分、工作原理及相關(guān)的DRCedtedt_maskMUXedt_updateedt_channels_inedt_codes圖3.3控制電路結(jié)構(gòu)圖在控制電路中，常見的譯碼電路有：One-Hotdecoder和XORdecoder,不同的譯碼電路對應(yīng)著掃描鏈不同的掩蓋形式。對于One-Hotdecoder而言，在某個掃描輸出通道上，只有一條掃描鏈是被掩蓋的，不可見的，而其他所有的掃描鏈都是可觀測的；對于XORdecoder而言，在某個掃描輸出通道上，是所有掃描鏈經(jīng)過異或邏輯后再壓縮到同一條掃描輸出通道的，當此種譯碼方式下掃描輸出通道上有mismatch時，想要調(diào)試找出有問題的掃描鏈是相當不方便的。3.1.1控制電路的工作原理控制單元包括以下部分：maskhold及maskshiftregisters,XOR及One-Hotdecoder和選擇結(jié)構(gòu)。在每個EDT模塊中，maskhold/shift寄存器的個數(shù)取決于內(nèi)部掃描鏈的數(shù)目。在采用通道共享的EDT邏輯里，每個EDT模塊都需要一個單獨的控制通道來產(chǎn)生自身EDTlogic正常工作所需的控制信號和掩蓋信號，因此從測試機的輸入通道輸送的測試數(shù)據(jù)會先經(jīng)過控制單元里maskshift寄存器處理后，再送給解壓縮器，并產(chǎn)生用于壓縮器掃描鏈壓縮方式選擇的控制信號。對于控制單元里不同的譯碼器，會產(chǎn)生不同的編碼信號。在該EDT模塊中，maskhold/shift寄存器均為20bits,則由TestKompress工具生成的該EDT模塊的控制電路其他各部分的比特分布情況如圖3.4所示：圖3.4控制電路里各組成部分的比特分布在load_unload階段，控制電路會根據(jù)輸入通道里的測試數(shù)據(jù)和掩蓋移位寄存器來產(chǎn)生控制信號(control_bit)和相應(yīng)的mask信息，并將其送給壓縮邏輯。control_bit主要用來在控制電路里選擇用One-Hot譯碼器還是XOR譯碼器產(chǎn)生mask信號。對于不同的譯碼器，其掩蓋信息是不同的，且這些信息均在控制電路里生成。其具體過程可如圖3.5的代碼所示：update_or_shift_masking_regs:PROCESS(edt_clock)BEGINIF(edt_clock='1')AND(edt_masks_hold_reg_0<=masks_shift_reg_0;masks_shift_reg_0<=(OTHERS=>'O');ENDPROCESSupdate_or_shift_masking_regs;edt_channels_out_from_controller(0)<=masks_shift_reg_0(0);edt_channels_out_from_controller(1)<=edt_channels_in(1);edt_channels_out_from_controller(2)<=edt_channels_in(2);edt_channels_out_from_controller(3)<=edt_channels_in(3);control_bit<=masks_hold_reg_0(19);xor_encoded_masks<=masks_hold_reg_0(0masks_hold_reg_0(3)&masks_hold_reg_0(4)&masks_hold_reg_0(5)&masks_hold_reg_0(6)&masks_hold_reg_0(7)&masks_hold_reg_0(8)&masks_hold_reg_0(9)&masks_hold_reg_0(10)&masks_hold_reg_0(11)&masks_hold_reg_0(12)&masks_hold_reg_0(13)&masks_hold_reg_0(14)&masks_hold_reg_0(15)&masks_hold_reg_0(16)&masks_hold_reg_0(17)&masks_hold_reg_0(18);onehot_encoded_masks_0<=masmasks_hold_reg_0(16)&masks_hold_reg_0(15)&masks_hold_reg_0(14)&masks_hold_reg_0(13)&masks_hold_reg_0(12)&masks_hold_reg_0(11)&masks_hold_reg_0(10);xor_decoded_masks_0;圖3.5控制電路的關(guān)鍵代碼第三章EDT的組成部分、工作原理及相關(guān)的DRC3.1.2XOR譯碼器的工作原理由控制電路所產(chǎn)生的控制信號可知，當controlbit為0時，將選擇XOR譯碼器來進行后續(xù)的掃描鏈壓縮，此時對于某個掃描輸入通道所映射的掃描鏈中，同一時刻將有多條掃描鏈經(jīng)異或后再壓縮到同一條掃描通道，若此時該掃描通道上的測試數(shù)據(jù)出現(xiàn)mismatch,則該種情況下無法直接推斷是哪條掃描鏈上的數(shù)據(jù)出現(xiàn)問題。在實際電路中，XOR譯碼器和One-Hot譯碼器的個數(shù)取決于該模塊中輸出通道的個數(shù)。XORdecoder會根據(jù)掩蓋信號選擇在每個壓縮器里掩蓋或觀測多條掃描鏈，且其maskcode將嚴格與在生成EDTIP的過程中所生成的edt_ip_setting文件里的內(nèi)decoded_masks_0(0)<=encoded_masks(0)XORencoded_masks(1)XORencoded_masks(2);decoded_masks_0(1)<=encoded_masks(0)XORencoded_masks(1)XORencoded_masks(3);decoded_masks_0(351)<=encoded_masks(2)XORencoded_masks(7)XORencoded_masks(11);decoded_masks_0(352)<=encoded_masks(2)XORencoded_masks(4)XORencoded_masks(16);decoded_masks_0(353)<=encoded_masks(1)XORencoded_masks(11)XORencoded_masks(12);set_mask_decoder_connection-xor_decoderchainset_mask_decoder_connection-xor_decoderchain35311711513圖3.6XOR譯碼器的代碼舉例當控制信號(controlbit)為1時，將選擇One-Hot譯碼器來進行后續(xù)的掃描鏈壓縮，此時對于某個輸出通道所映射的掃描鏈中，同一時刻只有一條掃描鏈是被掩蓋的，而其他的掃描鏈均是可觀測的。One-Hotdecoder電路由經(jīng)典的二進制譯碼器和或門組成，即：假設(shè)該電路有m個信號輸入，那么經(jīng)過One-Hotdecoder以后會有2m個信號輸出，且所有的輸出信號2'"2'"bitsoutOne-Hotdecoderdecodesto1-hotoutof2mmaskshiftregisteredt_mask圖3.7One-Hot譯碼器結(jié)構(gòu)圖對于某個給定的EDT模塊而言，其設(shè)計中的掃描鏈數(shù)目是一定的，如：前文所討論的該模塊中有450條掃描鏈，若利用One-Hot譯碼器進行譯碼，而利用9輸入的信號就可產(chǎn)生512個輸出，則有62個譯碼器的輸出是未使用的。所有使用的輸出組信號將與掃描輸出鏈作與運算后再送到壓縮器里。對于masked測試向量，譯碼器只會讓usedgroup里某一個輸出為高，因而使能相應(yīng)的與門，再讓其對應(yīng)的掃描鏈在掃描輸出端是可觀測的。所有unusedgroup的輸出將或在一起，再與控制信號(control_bit)相或以后，最后再作為控制每個usedgroup的或門的另一個輸入端，進而再控制相應(yīng)的掃描鏈。對于non-maskingpattern,只要有一個unusedgroup的輸出為高，則讓所有的掃描鏈都是可在One-Hot譯碼器電路中，譯碼器的輸入encoded_masks的比特數(shù)取決于該模塊里掃描鏈的數(shù)目。對于某個給定的EDT模塊，利用One-Hot譯碼器以后會有很多未使用的譯碼器的輸出信號，因此在后期ATPG生成EDTchainpatterns時，若想得到所有的測試向量，可用-typeall的命令實現(xiàn)，即：此時工具除了生成non-masking和masking(One-Hot和XOR)的向量以外，還會生成向量去測試所有未使用的One-Hot譯碼器的值，因此用該命令所生成的總的向量會比單獨所存的non-masking和masking的向量要多。3.1.4低功耗控制單元的工作原理在上述所討論的EDT模塊的控制單元中，并沒有加入低功耗模塊。但隨著芯片的工藝愈來愈先進，IC的結(jié)構(gòu)愈來愈復雜，SoC設(shè)計所存在的顯著的問題就是：被測電路測試過程中的開關(guān)活動過于頻繁，導致測試功耗較大，而過高的的測試功耗會導第三章EDT的組成部分、工作原理及相關(guān)的DRC致被測電路過熱，從而影響待測電路的使用壽命，降低芯片生產(chǎn)的良品率和正常工作的可靠性，甚至使芯片燒毀。因此在設(shè)計過程中采用低功耗的測試壓縮邏輯是很有必要的，它允許你在一定程度上降低測試圖形的轉(zhuǎn)換密度，生成翻轉(zhuǎn)次數(shù)較少的測試向量來降低功耗，從而節(jié)省能源，還能提高測試系統(tǒng)的穩(wěn)定性和性能116),并降低芯片的測試成本。低功耗電路的結(jié)構(gòu)圖如下所示[171XPXPedt_channelsinXPedt_update0圖3.8低功耗控制邏輯由圖3.8可知，與普通的控制邏輯相比，低功耗的控制邏輯將多一組lowpowershift的控制單元。掃描輸入管腳將壓縮后的測試數(shù)據(jù)送到解壓縮邏輯的同時，也將各管腳攜帶的屏蔽使能信息傳入低功耗掃描輸入控制模塊。低功耗控制模塊由控制寄存器和組合異或邏輯陣列組成，其工作原理為：當將被使能，并根據(jù)輸入的流水線級的信息生成控制信號。該控制信號將被加載到保持寄存器，并應(yīng)用到XORexpander去控制與門是否被使能。若控制信號為高電平1,則該與門是enabled,并由decompressor邏輯去驅(qū)動掃描鏈；若控制信號為0,則該與門打開，并由邏輯值0去驅(qū)動掃描鏈。當low_power_shift_en無效時，powercontroller將是無效的，此時輸入的流水線級被旁路，holdregister里全是邏輯值1,則一直由解壓縮邏輯去驅(qū)動掃描鏈。這樣就可以在需要加載掃描鏈信息時由解壓縮邏輯驅(qū)動內(nèi)部掃描鏈，而在捕獲階段則由邏輯值0驅(qū)動掃描鏈，此時就可以節(jié)省由于捕獲測試響應(yīng)而帶來的額外功耗。在測試過程中，每個測試向量經(jīng)解壓縮邏輯解壓后送給內(nèi)部掃描鏈，因此除了描鏈，故這種lowpower的控制單元會節(jié)省芯片在測試時的功耗。解壓縮電路位于掃描輸入通道和輸入掃描鏈之間，主要用來解壓來自于ATE的測試數(shù)據(jù)，再將數(shù)據(jù)送給內(nèi)部的掃描鏈。它能將較少數(shù)量的輸入掃描通道的數(shù)據(jù)解壓縮到內(nèi)部較多的掃描輸入鏈上，基本能實現(xiàn)測試數(shù)據(jù)的無損壓縮。Decompressor電路主要包括LFSM(LinearFiniteStateMachine,線性有限狀態(tài)機)及phaseshifter(移相器),其結(jié)構(gòu)圖如下所示：fromExtfsm_vet_Jochupupdarte圖3.9解壓縮電路的結(jié)構(gòu)示意圖在生成EDTlogic時，TK工具會根據(jù)該模塊內(nèi)部掃描鏈的數(shù)目將decompressor邏輯分成多個segments,再根據(jù)需輸送數(shù)據(jù)的掃描鏈數(shù)目確定每個segment中LFSM的數(shù)目，而LFSM的數(shù)目則決定了整個解壓縮邏輯的大小。LFSM是一種基于LFSR形式的可自動產(chǎn)生測試矢量的電路結(jié)構(gòu)，具有較少的內(nèi)部散出和較小的傳播延遲特性。它包括大量的D觸發(fā)器和少量的異或門，且是BIST結(jié)構(gòu)的根基。phaseshifter用于控制各掃描鏈信號與相應(yīng)掃描時鐘之間的同步。而測試壓縮結(jié)構(gòu)中的效率取決于decompressor電路，較好的設(shè)計需符合如下標準：產(chǎn)生的測試向量之間最好為線性無關(guān)、解壓邏輯能高速工作、面積開銷盡可能少大部分解壓縮器都由偽隨機序列生成電路組成，且該類序列的位具有重復性和不可消除的特點，因此會降低所生成的測試矢量的質(zhì)量。若測試中使用具有以上特點的序列，則會導致設(shè)計的故障覆蓋率相當?shù)?19]?；贓DT結(jié)構(gòu)的解壓縮器以序列發(fā)生器為核心，其測試輸入端口連接到ATE的各輸入通道，其輸出端口經(jīng)過phaseshifter來驅(qū)動設(shè)計內(nèi)部的掃描電路。與普通的LFSR相比，基于該類結(jié)構(gòu)的序列發(fā)生器有如下特點：工作速度更快、扇出更少，且能較容易達到后端各種時序等約束要求。第三章EDT的組成部分、工作原理及相關(guān)的DRC由LFSR及XOR組成的序列發(fā)生電路，可按如下表達式產(chǎn)生測試向量120:2的k個邏輯變量的加法。若某個LFSR電路有k位，則由其至多能生成不重復的2k-1種狀態(tài)。最大長度的序列發(fā)生器是指恰好在生成2K-1種不重復的狀態(tài)以后再重復生成該序列的電路EDT壓縮結(jié)構(gòu)中的解壓縮邏輯的LFSR單元由XOR門外接的LFSR實現(xiàn)，如Cm-1a1a2a3am圖3.10線性反饋移位寄存器圖3.10所產(chǎn)生的函數(shù)可用多項式表達：式中ci的取值與圖中相同，xi表示i個時鐘的延遲。若解壓縮電路不能生成最大長度的偽隨機序列，則用該電路實現(xiàn)的壓縮結(jié)構(gòu)將明1,顯然該表達式能再分解的，而本原多項式是指不能再分解的表達式。有數(shù)據(jù)表明，只有當電路的反饋是基于不可分解的表達式的系數(shù)組成時，該電路產(chǎn)生的偽隨機序列根據(jù)以上分析可知，基于本原多項式的系數(shù)所連接成的LFSR電路能達到相對更高的故障覆蓋率。總的來說，LFSM單元主要用來在掃描移位階段產(chǎn)生偽隨機測試碼，并在捕獲階段經(jīng)移相器將測試向量并