2021年數(shù)字電子技術(shù)基礎(chǔ)課后答案全解

*歐陽(yáng)光明*創(chuàng)編2021.03.07*歐陽(yáng)光明*創(chuàng)編2021.03.07第3章邏輯代數(shù)及邏輯門歐陽(yáng)光明（2021.03.07）【3-1】填空1、與模擬信號(hào)相比，數(shù)字信號(hào)的特點(diǎn)是它的離散性。一個(gè)數(shù)字信號(hào)只有兩種取值分別表示為0和1。2、布爾代數(shù)中有三種最基本運(yùn)算：與、或和非，在此基礎(chǔ)上又派生出五種基本運(yùn)算，分別為與非、或非、異或、同或和與或非。3、與運(yùn)算的法則可概述為：有“0”出0，全“1”出1；類似地或運(yùn)算的法則為有”1”出”1”，全”0”出”4、摩根定理表示為：=；=。5、函數(shù)表達(dá)式Y(jié)=，則其對(duì)偶式為=。6、根據(jù)反演規(guī)則，若Y=，則。7、指出下列各式中哪些是四變量ABCD的最小項(xiàng)和最大項(xiàng)。在最小項(xiàng)后的（）里填入mi，在最大項(xiàng)后的（）里填入Mi，其它填×（i為最小項(xiàng)或最大項(xiàng)的序號(hào)）。(1)A+B+D(×);(2)(m7);(3)ABC(×)(4)AB(C+D)(×);(5)(M9);(6)A+B+CD(×);8、函數(shù)式F=AB+BC+CD寫成最小項(xiàng)之和的形式結(jié)果應(yīng)為(3,6,7,11,12,13,14,15),寫成最大項(xiàng)之積的形式結(jié)果應(yīng)為0,1,2,4,5,8,9,10)9、對(duì)邏輯運(yùn)算判斷下述說法是否正確，正確者在其后（）內(nèi)打?qū)μ?hào)，反之打×。（1）若X+Y=X+Z，則Y=Z；(×)（2）若XY=XZ，則Y=Z；(×)（3）若XY=XZ，則Y=Z；(√)【3-2】用代數(shù)法化簡(jiǎn)下列各式(1)F1=(2)F2=(3)(4)【3-3】用卡諾圖化簡(jiǎn)下列各式(1)(2)(3)(4)或(5)(6)(7)(8)(9)(10)F10=【3-4】用卡諾圖化簡(jiǎn)下列各式P1(A,B,C)=(2)P2(A,B,C,D)=(3)P3(A,B,C,D)=(4)P4(A,B,C,D)=【3-5】用卡諾圖化簡(jiǎn)下列帶有約束條件的邏輯函數(shù)（1）(2)P2(A,B,C,D)=(3)P3=AB+AC=0(4)P4=（ABCD為互相排斥的一組變量，即在任何情況下它們之中不可能兩個(gè)同時(shí)為1）【3-6】已知:Y1=Y2=用卡諾圖分別求出，，。解：先畫出Y1和Y2的卡諾圖，根據(jù)與、或和異或運(yùn)算規(guī)則直接畫出，，的卡諾圖，再化簡(jiǎn)得到它們的邏輯表達(dá)式：===第4章集成門電路【4-1】填空1．在數(shù)字電路中，穩(wěn)態(tài)時(shí)三極管一般工作在開關(guān)（放大，開關(guān)）狀態(tài)。在圖4.1中，若UI<0，則晶體管截止（截止，飽和），此時(shí)UO=3.7V（5V，3.7V，2.3V）；欲使晶體管處于飽和狀態(tài)，UI需滿足的條件為b（a.UI>0；b.；c.）。在電路中其他參數(shù)不變的條件下，僅Rb減小時(shí)，晶體管的飽和程度加深（減輕，加深，不變）；僅Rc減小時(shí)，飽和程度減輕（減輕，加深，不變）。圖中C的作用是加速（去耦，加速，隔直）。圖4.1圖4.22．由TTL門組成的電路如圖4.2所示，已知它們的輸入短路電流為IS＝1.6mA，高電平輸入漏電流IR＝40μA。試問：當(dāng)A=B=1時(shí)，G1的灌（拉，灌）電流為3.2mA；A=0時(shí)，G1的拉（拉，灌）電流為。3．圖4.3中示出了某門電路的特性曲線，試據(jù)此確定它的下列參數(shù)：輸出高電平UOH=3V；輸出低電平UOL=0.3V；輸入短路電流IS=1.4mA；高電平輸入漏電流IR=0.02mA；閾值電平UT=1.5V；開門電平UON=1.5V；關(guān)門電平UOFF=1.5V；低電平噪聲容限UNL=1.2V；高電平噪聲容限UNH=1.5V；最大灌電流IOLMax=15mA；扇出系數(shù)No=10。圖4.34．TTL門電路輸入端懸空時(shí)，應(yīng)視為高電平（高電平，低電平，不定）；此時(shí)如用萬用表測(cè)量輸入端的電壓，讀數(shù)約為1.4V（3.5V，0V，1.4V）。5．集電極開路門（OC門）在使用時(shí)須在輸出與電源（輸出與地，輸出與輸入，輸出與電源）之間接一電阻。6．CMOS門電路的特點(diǎn)：靜態(tài)功耗極低（很大，極低）；而動(dòng)態(tài)功耗隨著工作頻率的提高而增加（增加，減小，不變）；輸入電阻很大（很大，很?。?；噪聲容限高（高，低，等）于TTL門【4-2】電路如圖4.4(a)～(f)所示，試寫出其邏輯函數(shù)的表達(dá)式。圖4.4解：(a)(b)(c)(d)(e)(f)【4-3】圖4.5中各電路中凡是能實(shí)現(xiàn)非功能的要打?qū)μ?hào)，否則打×。圖(a)為TTL門電路，圖(b)為CMOS門電路。解：(a)(b)圖4.5【4-4】要實(shí)現(xiàn)圖4.6中各TTL門電路輸出端所示的邏輯關(guān)系各門電路的接法是否正確？如不正確，請(qǐng)予更正。解：圖4.6【4-5】TTL三態(tài)門電路如圖4.7(a)所示，在圖(b)所示輸入波形的情況下，畫出F端的波形。(a)(b)圖4.7解：當(dāng)時(shí)，；當(dāng)時(shí)，。于是，邏輯表達(dá)式F的波形見解圖所示?！?-6】圖4.8所示電路中G1為TTL三態(tài)門，G2為TTL與非門，萬用表的內(nèi)阻20kΩ/V，量程5V。當(dāng)C=1或C=0以及S通或斷等不同情況下，UO1和UO2的電位各是多少？請(qǐng)?zhí)钊氡碇?，如果G2的懸空的輸入端改接至0.3V，上述結(jié)果將有何變化？圖4.8解：CS通S斷11UO1=1.4VUO2=0.3VUO1=0VUO2=0.3V00UO1=3.6VUO2=0.3VUO1=3.6VUO2=0.3V若G2的懸空的輸入端接至0.3V，結(jié)果如下表CS通S斷11UO1=0.3VUO2=3.6VUO1=0VUO2=3.6V00UO1=3.6VUO2=3.6VUO1=3.6VUO2=3.6V【4-7】已知TTL邏輯門UoH=3V，UoL=0.3V，閾值電平UT=1.4V，試求圖4.9電路中各電壓表的讀數(shù)。解：電壓表讀數(shù)V1=1.4V，V2=1.4V，V3=0.3V，V4=3V，V5=0.3V。圖4.9【4-8】如圖4.10(a)所示CMOS電路，已知各輸入波形A、B、C如圖(b)所示，R=10k，請(qǐng)畫出F端的波形。(b)圖4.10解：當(dāng)C=0時(shí)，輸出端邏輯表達(dá)式為F=；當(dāng)C=1時(shí)，F(xiàn)=，即，F(xiàn)=+C。答案見下圖?！?-9】由CMOS傳輸門和反相器構(gòu)成的電路如圖4.11(a)所示，試畫出在圖(b)波形作用下的輸出UO的波形（UI1=10VUI2=5V）(a)(b)圖4.11解：輸出波形見解圖。第5章組合數(shù)字電路【5-1】分析圖5.1所示電路的邏輯功能，寫出輸出的邏輯表達(dá)式，列出真值表，說明其邏輯功能。圖5.1解：【5-2】邏輯電路如圖5.2所示：1．寫出S、C、P、L的函數(shù)表達(dá)式；2．當(dāng)取S和C作為電路的輸出時(shí)，此電路的邏輯功能是什么？圖5.2【5-2】解：1.L=YZ2.當(dāng)取S和C作為電路的輸出時(shí)，此電路為全加器?！?-3】圖5.3是由3線/8線譯碼器74LS138和與非門構(gòu)成的電路，試寫出P1和P2的表達(dá)式，列出真值表，說明其邏輯功能。圖5.3解：或【5-4】圖5.4是由八選一數(shù)據(jù)選擇器構(gòu)成的電路，試寫出當(dāng)G1G0為各種不同的取值時(shí)的輸出Y圖5.4解：結(jié)果如表A5.4所示。表A5.4G1GY00A0110AB11【5-5】用與非門實(shí)現(xiàn)下列邏輯關(guān)系，要求電路最簡(jiǎn)。解：卡諾圖化簡(jiǎn)如圖A5.5所示。圖A5.5將上述函數(shù)表達(dá)式轉(zhuǎn)換為與非式，可用與非門實(shí)現(xiàn)，圖略。【5-6】某水倉(cāng)裝有大小兩臺(tái)水泵排水，如圖5.6所示。試設(shè)計(jì)一個(gè)水泵啟動(dòng)、停止邏輯控制電路。具體要求是當(dāng)水位在H以上時(shí)，大小水泵同時(shí)開動(dòng)；水位在H、M之間時(shí)，只開大泵；水位在M、L之間時(shí)，只開小泵；水位在L以下時(shí)，停止排水。（列出真值表，寫出與或非型表達(dá)式，用與或非門實(shí)現(xiàn)，注意約束項(xiàng)的使用）圖5.6解：1.真值表如表A5.6所示；表A5.6HMLF2F0000000101010××01110100××101××110××111112.卡諾圖化簡(jiǎn)如圖A5.6所示；圖A5.63.表達(dá)式為或按虛線框化簡(jiǎn)可得。圖略?！?-7】仿照全加器設(shè)計(jì)一個(gè)全減器，被減數(shù)A，減數(shù)B，低位借位信號(hào)J0，差D，向高位的借位J，要求：列出真值表，寫出D、J的表達(dá)式；用二輸入與非門實(shí)現(xiàn)；用最小項(xiàng)譯碼器74LS138實(shí)現(xiàn)；用雙四選一數(shù)據(jù)選擇器實(shí)現(xiàn)。解：1.設(shè)被減數(shù)為A，減數(shù)為B，低位借位為J0，差為D，借位為J。列真值表如表A5.7所示。表A5.7ABJ0DJ0000000111010110110110010101001100011111化簡(jiǎn)可得2.用二輸入與非門實(shí)現(xiàn)的邏輯圖見圖A5.7(a)。3.用74LS138實(shí)現(xiàn)的邏輯圖見圖A5.7(b)。4.用雙四選一數(shù)據(jù)選擇器實(shí)現(xiàn)的邏輯圖見圖A5.7(c)。(a)(b)(c)圖A5.7【5-8】設(shè)計(jì)一組合數(shù)字電路，輸入為四位二進(jìn)制碼B3B2B1B0，當(dāng)B3B2B1B0是BCD8421碼時(shí)輸出Y=1；否則Y=0。列出真值表，寫出與或非型表達(dá)式，用集電極開路門實(shí)現(xiàn)。解：1.根據(jù)題意直接填寫函數(shù)卡諾圖，如圖A5.8(a)所示?；?jiǎn)為0的最小項(xiàng)，可得輸出Y的與或非式2.用集電極開路門實(shí)現(xiàn)的邏輯圖見圖A5.8(b)。(a)(b)圖A5.8【5-9】試用最小項(xiàng)譯碼器74LS138和和一片74LS00實(shí)現(xiàn)邏輯函數(shù)解：本題有多種答案，答案之一如圖A5.10所示，其余答案請(qǐng)同學(xué)自行設(shè)計(jì)。圖A5.10【5-10】試用集成四位全加器74LS283和二輸入與非門實(shí)現(xiàn)BCD8421碼到BCD5421碼的轉(zhuǎn)換。解：將BCD8421碼轉(zhuǎn)換為BCD5421碼時(shí)，則前五個(gè)數(shù)碼不需改變，后五個(gè)數(shù)碼需要加表A5.11被加數(shù)(BCD8421)加數(shù)和(BCD5421)A3A2A1A0B3B2B1B0S3S2S1S0000000000000000100000001001000000010001100000011010000000100010100111000011000111001011100111010100000111011100100111100由表可得74LS283的加數(shù)低兩位的卡諾圖，見圖A5.11(a)所示。設(shè)BCD8421碼輸入為DCBA用74LS283和二輸入與非門實(shí)現(xiàn)的邏輯圖見圖A5.11(b)。(a)(b)圖A5.11【5-11】設(shè)計(jì)一個(gè)多功能組合數(shù)字電路，實(shí)現(xiàn)表5.1所示邏輯功能。表中C1，C0為功能選擇輸入信號(hào)；A、B為輸入變量；F為輸出。1、列出真值表，寫出F的表達(dá)式；2、用八選一數(shù)據(jù)選擇器和門電路實(shí)現(xiàn)。表5.1C1C0F00A+B01AB1011解：1.輸出F的表達(dá)式為2.用八選一數(shù)據(jù)選擇器和門電路實(shí)現(xiàn)邏輯圖如圖A5.12所示。圖中D0=D3=D4=D7=B；D1=1；D2=0；D5=D6=圖A5.12【5-12】電路如圖5.12(a)所示。1.寫出L，Q，G的表達(dá)式，列出真值表，說明它完成什么邏輯功能。2.用圖5.12(a)、(b)所示電路構(gòu)成五位數(shù)碼比較器。(a)(b)圖5.12解：1.輸出函數(shù)表達(dá)式為該電路為一位數(shù)碼比較器。2.將一位數(shù)碼比較器的輸出L、Q、G接到74LS85的串行輸入端即可?！?-14】解：設(shè)合格為“1”，通過為“1”；反之為“0表A5.14ABCF00000010010001101000101111011111化簡(jiǎn)可得【5-13】某汽車駕駛員培訓(xùn)班進(jìn)行結(jié)業(yè)考試，有三名評(píng)判員，其中A為主評(píng)判員，B和C為副評(píng)判員。在評(píng)判時(shí)，按照少數(shù)服從多數(shù)的原則通過，但主評(píng)判員認(rèn)為合格，方可通過。用與非門組成的邏輯電路實(shí)現(xiàn)此評(píng)判規(guī)定。解：設(shè)合格為“1”，通過為“1”；反之為“0表A5.14ABCF00000010010001101000101111011111化簡(jiǎn)可得【5-14】分析圖P5.16所示電路中，當(dāng)A、B、C、D只有一個(gè)改變狀態(tài)時(shí)，是否存在競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象？如果存在，都發(fā)生在其他變量為何種取值的情況下？圖5.14解：由圖可知表達(dá)式為當(dāng)B=0且C=D=1時(shí)：Y=當(dāng)A=D=1且C=0時(shí)：Y=B+當(dāng)B=1,D=0或A=0,B=D=1時(shí)：Y=C+當(dāng)A=0,C=1或A=C=1,B=0時(shí)：Y=D+第6章觸發(fā)器【6-1】已知由與非門構(gòu)成的基本RS觸發(fā)器的直接置“0”端和直接置“1”端的輸入波形如圖6.1所示，試畫出觸發(fā)器Q端和端的波形。圖6.1解：基本RS觸發(fā)器Q端和端的波形可按真值表確定，要注意的是，當(dāng)和同時(shí)為“0”時(shí)，Q端和端都等于“1”。和同時(shí)撤消，即同時(shí)變?yōu)椤?”時(shí)，Q端和端的狀態(tài)不定。見圖6.1（b）所示，圖中Q端和端的最右側(cè)的虛線表示狀態(tài)不定。圖6.1（b）題6-1答案的波形圖【6-2】觸發(fā)器電路如圖6.2(a)所示，在圖(b)中畫出電路的輸出端波形，設(shè)觸發(fā)器初態(tài)為“0”。(a)(b)圖6.2解：此題是由或非門構(gòu)成的RS觸發(fā)器，工作原理與由與非門構(gòu)成的基本RS觸發(fā)器一樣，只不過此電路對(duì)輸入觸發(fā)信號(hào)是高電平有效。參照題6-1的求解方法，即可畫出輸出端的波形，見圖6.2(c)。圖6.2(c)【6-3】試畫出圖6.3所示的電路，在給定輸入時(shí)鐘作用下的輸出波形，設(shè)觸發(fā)器的初態(tài)為“0”。圖6.3解：見圖6.3(b)所示，此電路可獲得雙相時(shí)鐘。圖6.3(b)【6-4】分析圖6.4所示電路，列出真值表，寫出特性方程，說明其邏輯功能。圖6.4解：1．真值表(CP=0時(shí)，保持；CP=1時(shí)，如下表）2．特性方程Qn+1=Dn3．該電路為鎖存器（時(shí)鐘型D觸發(fā)器）。CP=0時(shí)，不接收D的數(shù)據(jù)；CP=1時(shí)，把數(shù)據(jù)鎖存，但該電路有空翻。【6-5】試畫出在圖6.5所示輸入波形的作用下，上升和下降邊沿JK觸發(fā)器的輸出波形。設(shè)觸發(fā)器的初態(tài)為“0”。圖6.5解：見圖6.5(b)所示。圖6.5(b)【6-6】試畫出圖P6.6(a)所示電路，在圖6.6(b)給定輸入下的Q端波形，設(shè)觸發(fā)器初態(tài)為“0”。(a)(b)圖6.6解：見圖6.6(b)所示。圖6.6(b)【6-7】根據(jù)特性方程，外加與非門將D觸發(fā)器轉(zhuǎn)換為JK觸發(fā)器，應(yīng)如何實(shí)現(xiàn)？若反過來將JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器，應(yīng)如何實(shí)現(xiàn)？解：J-K觸發(fā)器特性方程D觸發(fā)器特性方程D觸發(fā)器轉(zhuǎn)換為J-K觸發(fā)器如圖6.7（a）所示。J-K觸發(fā)器轉(zhuǎn)換為D觸發(fā)器，如圖6.7（b）所示。（a）（b）圖6.7【6-8】電路如圖6.8(a)所示，觸發(fā)器為維持阻塞型D觸發(fā)器，各觸發(fā)器初態(tài)均為“0”。1．在圖(b)中畫出CP作用下的Q0Q1和Z的波形；2．分析Z與CP的關(guān)系。(a)(b)圖6.8解：1、CP作用下的輸出Q0Q1和Z的波形如下圖；2、Z對(duì)CP三分頻?！?-9】電路如圖6.9(a)所示，試在圖(b)中畫出給定輸入波形作用下的輸出波形，各觸發(fā)器的初態(tài)均為“0”；根據(jù)輸出波形，說明該電路具有什么功能？(a)(b)圖6.9解：輸出波形圖見圖6.9(c)圖6.9(c)【6-10】電路如圖6.10所示，試在圖(b)中畫出給定輸入波形作用下輸出端Q0和Q1的波形，設(shè)各觸發(fā)器的初態(tài)均為“0”。(a)(b)圖6.10解：輸出波形圖見圖6.10(c)圖6.10(c)【6-11】電路如圖6.11所示，試在圖(b)中畫出給定輸入波形作用下輸出端Q0和Q1波形，各觸發(fā)器的初態(tài)均為“0”。(a)(b)圖6.11解：見圖6.11(b)所示。該電路A輸入每出現(xiàn)一次下降沿，Q1端就輸出一個(gè)寬度等于時(shí)鐘周期的脈沖。圖6.11(b)第7章時(shí)序邏輯電路【7-1】已知時(shí)序邏輯電路如圖7.1所示，假設(shè)觸發(fā)器的初始狀態(tài)均為0。(1)寫出電路的狀態(tài)方程和輸出方程。(2)分別列出X=0和X=1兩種情況下的狀態(tài)轉(zhuǎn)換表，說明其邏輯功能。(3)畫出X=1時(shí)，在CP脈沖作用下的Q1、Q2和輸出Z的波形。圖7.1解：1．電路的狀態(tài)方程和輸出方程2．分別列出X=0和X=1兩種情況下的狀態(tài)轉(zhuǎn)換表，見題表7.1所示。邏輯功能為當(dāng)X=0時(shí)，為2位二進(jìn)制減法計(jì)數(shù)器；當(dāng)X=1時(shí)，為3進(jìn)制減法計(jì)數(shù)器。3．X=1時(shí)，在CP脈沖作用下的Q1、Q2和輸出Z的波形如圖7.1(b)所示。題表7.1X=0X=1Q2Q1Q2Q1000011101001010000圖7.1(b)【7-2】電路如圖7.2所示，假設(shè)初始狀態(tài)QaQbQc=000。(1)寫出驅(qū)動(dòng)方程、列出狀態(tài)轉(zhuǎn)換表、畫出完整的狀態(tài)轉(zhuǎn)換圖。(2)試分析該電路構(gòu)成的是幾進(jìn)制的計(jì)數(shù)器。圖7.2解：1．寫出驅(qū)動(dòng)方程2．寫出狀態(tài)方程3．列出狀態(tài)轉(zhuǎn)換表見題表7.2，狀態(tài)轉(zhuǎn)換圖如圖7.2(b)所示。4．由FFa、FFb和FFc構(gòu)成的是六進(jìn)制的計(jì)數(shù)器?！?-3】在二進(jìn)制異步計(jì)數(shù)器中，請(qǐng)將正確的進(jìn)位端或借位端（Q或）填入下表觸發(fā)方式計(jì)數(shù)器類型加法計(jì)數(shù)器減法計(jì)數(shù)器上升沿觸發(fā)由（）端引出進(jìn)位由（）端引出借位下降沿觸發(fā)由（）端引出進(jìn)位由（）端引出借位解：題表7-3【7-4】電路如圖7.4(a)所示，假設(shè)初始狀態(tài)Q2Q1Q0=000。1.試分析由FF1和FF0構(gòu)成的是幾進(jìn)制計(jì)數(shù)器；2.說明整個(gè)電路為幾進(jìn)制計(jì)數(shù)器。列出狀態(tài)轉(zhuǎn)換表，畫出完整的狀態(tài)轉(zhuǎn)換圖和CP作用下的波形圖。(a)(b)圖7.4解：1、由FF1和FF0構(gòu)成的是三進(jìn)制加法計(jì)數(shù)器（過程從略）2、整個(gè)電路為六進(jìn)制計(jì)數(shù)器。狀態(tài)轉(zhuǎn)換表（略），完整的狀態(tài)轉(zhuǎn)換圖和CP作用下的波形圖如下圖?！?-5】某移位寄存器型計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換表如表7.5所示。請(qǐng)?jiān)趫D7.5中完成該計(jì)數(shù)器的邏輯圖，可以增加必要的門電路。要求：寫出求解步驟、畫出完整的狀態(tài)轉(zhuǎn)換圖。（Q3為高位）表7.6圖7.5解：根據(jù)狀態(tài)轉(zhuǎn)換表畫次態(tài)卡諾圖，求出狀態(tài)方程。；；；由狀態(tài)方程寫驅(qū)動(dòng)方程。；；；驗(yàn)證自啟動(dòng)，畫完整狀態(tài)轉(zhuǎn)換圖。電路可自啟動(dòng)。電路圖如下圖?！?-6】在圖7.6(a)所示電路中，由D觸發(fā)器構(gòu)成的六位移位寄存器輸出Q6Q5Q4Q3Q2Q1的初態(tài)為010100，觸發(fā)器FF的初態(tài)為0，串行輸入端DSR=0。請(qǐng)?jiān)趫D7.6(b)中畫出A、Q及B的波形。(a)(b)圖7.6解：波形圖如圖7.6(b)所示。圖7.6(b)【7-7】分析圖7.7所示電路，說明它們是多少進(jìn)制計(jì)數(shù)器？(a)(b)圖7.7解：圖(a)，狀態(tài)轉(zhuǎn)換順序[QDQCQBQA]=01234560，是7進(jìn)制計(jì)數(shù)器；圖(b)，[QDQCQBQA]=67891011121314156，是10進(jìn)制計(jì)數(shù)器；【7-8】分析圖7.8所示電路的工作過程畫出對(duì)應(yīng)CP的輸出QaQdQcQb的波形和狀態(tài)轉(zhuǎn)換圖（采用二進(jìn)制碼的形式、Qa為高位）。2.按QaQdQcQb順序電路給出的是什么編碼？3.按QdQcQbQa順序電路給出的編碼又是什么樣的？圖7.8解：1狀態(tài)轉(zhuǎn)換圖為2按QaQdQcQb順序電路給出的是5421碼。3.按QdQcQbQa順序電路給出的編碼如下0000→0010→0100→0110→1000→0001→0011→0101→0111→1001→0000【7-10】試用2片4位二進(jìn)制計(jì)數(shù)器74LS160采用清零法和置數(shù)法分別實(shí)現(xiàn)31進(jìn)制加法計(jì)數(shù)器。解：答案略?！?-9】圖7.9為由集成異步計(jì)數(shù)器74LS90、74LS93構(gòu)成的電路，試分別說明它們是多少進(jìn)制的計(jì)數(shù)器。(a)(b)(c)圖7.9解：圖(a)，狀態(tài)轉(zhuǎn)換順序[QDQCQB]=0120，是3進(jìn)制計(jì)數(shù)器；圖(b)，狀態(tài)轉(zhuǎn)換順序[QDQCQB]=01230，是4進(jìn)制計(jì)數(shù)器；圖(c)，是37進(jìn)制計(jì)數(shù)器。【7-11】圖7.12所示為一個(gè)可變進(jìn)制計(jì)數(shù)器。其中74LS138為3線/8線譯碼器，當(dāng)S1=1且時(shí)，進(jìn)行譯碼操作，即當(dāng)A2A1A0從000到111變化時(shí)，依次被選中而輸出低電平。74LS153為四選一數(shù)據(jù)選擇器。試問當(dāng)MN為各種不同取值時(shí)，可組成幾種不同進(jìn)制的計(jì)數(shù)器？簡(jiǎn)述理由。圖7.11解：4個(gè)JK觸發(fā)器構(gòu)成二進(jìn)制加法計(jì)數(shù)器，當(dāng)計(jì)數(shù)到[Q4Q3Q2Q1]=10000時(shí)，74LS138滿足使能條件，對(duì)[Q3Q2Q1]的狀態(tài)進(jìn)行譯碼，譯碼器的輸出Y經(jīng)過4選1數(shù)據(jù)選擇器74LS153，在[MN]的控制下，被選中的Y信號(hào)，以低電平的形式對(duì)計(jì)數(shù)器清零。不同的[MN]即可改變圖7.11所示電路的計(jì)數(shù)進(jìn)制，具體見下表。MN進(jìn)制00八01九10十四11十五第8章存儲(chǔ)器【8-1】填空1．按構(gòu)成材料的不同，存儲(chǔ)器可分為磁芯和半導(dǎo)體存儲(chǔ)器兩種。磁芯存儲(chǔ)器利用來存儲(chǔ)數(shù)據(jù)；而半導(dǎo)體存儲(chǔ)器利用來存儲(chǔ)數(shù)據(jù)。兩者相比，前者一般容量較；而后者具有速度的特點(diǎn)。2．半導(dǎo)體存儲(chǔ)器按功能分有和兩種。3．ROM主要由和兩部分組成。按照工作方式的不同進(jìn)行分類，ROM可分為、和三種。4．某EPROM有8條數(shù)據(jù)線，13條地址線，則存儲(chǔ)容量為。5．DRAM速度SRAM，集成度SRAM。6．DRAM是RAM，工作時(shí)（需要，不需要）刷新電路；SRAM是RAM，工作時(shí)（需要，不需要）刷新電路。7.FIFO的中文含義是。解：1．正負(fù)剩磁，器件的開關(guān)狀態(tài)，大，快。2．ROM，RAM。3．地址譯碼器，存儲(chǔ)矩陣，固定內(nèi)容的ROM、PROM，EPROM三種。4．213×8。5．低于，高于。6．動(dòng)態(tài)，需要；靜態(tài)，不需要。7．先進(jìn)先出數(shù)據(jù)存儲(chǔ)器。【8-2】圖8.2是16×4位ROM，A3A2A1A0為地址輸入，D3D2D1D0為數(shù)據(jù)輸出，試分別寫出D3、D2、D圖8.2解：【8-3】用16×4位ROM做成兩個(gè)兩位二進(jìn)制數(shù)相乘（A1A0×B1B0解：圖8.3【8-4】由一個(gè)三位二進(jìn)制加法計(jì)數(shù)器和一個(gè)ROM構(gòu)成的電路如圖8.4(a)所示1．寫出輸出F1、F2和F3的表達(dá)式；2．畫出CP作用下F1、F2和F3的波形（計(jì)數(shù)器的初態(tài)為”0“）(a)(b)圖8.4解：1．2．圖8.4（b）【8-5】用ROM實(shí)現(xiàn)全加器。解：圖8.5第9章可編程邏輯器件及Verilog語言【9-1】簡(jiǎn)述CPLD與FPGA的結(jié)構(gòu)特點(diǎn)？解：CPLD采用了與或邏輯陣列加上輸出邏輯單元的結(jié)構(gòu)形式；而FPGA的電路結(jié)構(gòu)由若干獨(dú)立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接成所需要的數(shù)字系統(tǒng)。CPLD屬于粗粒結(jié)構(gòu)，F(xiàn)PGA屬于細(xì)粒結(jié)構(gòu)。CPLD是基于乘積項(xiàng)的可編程結(jié)構(gòu)，而在FPGA中，其基本邏輯單元LE是由可編程的查找表（LUT，Look-UpTable）構(gòu)成的，LUT本質(zhì)上就是一個(gè)RAM?！?-2】簡(jiǎn)述手工設(shè)計(jì)與PLD設(shè)計(jì)的流程？解：答：手工設(shè)計(jì)：第一步，設(shè)計(jì)電路，畫出邏輯圖；第二步，選擇邏輯元器件。第三步，進(jìn)行正確的連線。PLD的設(shè)計(jì)流程：首先根據(jù)設(shè)計(jì)要求寫出相應(yīng)的邏輯表達(dá)式，畫出設(shè)計(jì)草圖，接著在計(jì)算機(jī)上利用PLD軟件通過原理圖輸入方式或硬件描述語言（HDL）輸入方式輸入邏輯設(shè)計(jì)描述，經(jīng)計(jì)算機(jī)仿真驗(yàn)證后，下載到PLD器件中，最后再通過外部實(shí)際輸入輸出對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證?！?-3】用PLD器件實(shí)現(xiàn)的電路仿真結(jié)果如圖9.4所示，請(qǐng)指出電路的功能。(a)(b)(c)圖9.4解：圖P9.4(a)為二選一數(shù)據(jù)選擇器，圖P9.4(b)邊沿型D觸發(fā)器，圖P9.4(c)為電平觸發(fā)D觸發(fā)器?！?-4】Verilog語言程序清單如下，寫出電路的邏輯功能，并通過QuartusII進(jìn)行仿真。modulecount(out,data,load,reset,clk);output[7:0]out;input[7:0]data;inputload,clk,reset;reg[7:0]out;always@(posedgeclk)beginif(!reset)out=8'h00;elseif(load)out=data;elseout=out-1;endendmodule解：Verilog語言程序清單如下，寫出電路的邏輯功能，并通過QuartusII進(jìn)行仿真。modulecount(out,data,load,reset,clk);output[7:0]out;input[7:0]data;inputload,clk,reset;reg[7:0]out;always@(posedgeclk)beginif(!reset)out=8'h00;elseif(load)out=data;elseout=out-1;endendmodule【9-5】Verilog語言程序清單如下，寫出電路的邏輯功能表，并通過QuartusII進(jìn)行仿真。moduleyima(A,EN,Y);output[7:0]Y;input[2:0]A;inputEN;reg[7:0]Y;wire[3:0]temp={A,EN};always case(temp) 4'b0001:Y=8'b00000001; 4'b1001:Y=8'b00000010; 4'b0101:Y=8'b00000100; 4'b1101:Y=8'b00001000; 4'b0011:Y=8'b00010000; 4'b1011:Y=8'b00100000; 4'b0111:Y=8'b01000000; 4'b1111:Y=8'b10000000; default:Y=8'b11111111; endcaseendmodule解：3輸入8輸出譯碼器。仿真波形圖見P9.5(a)，仿真電路圖見P9.5(b)。(a)仿真波形圖(b)仿真電路圖圖9.5【9-6】Verilog語言程序清單如下，寫出電路的邏輯功能表，并通過QuartusII進(jìn)行仿真。modulebianma(Y,A);output[2:0]A;input[7:0]Y;reg[2:0]A;wire[7:0]temp=Y;always case(temp) 8'b00000001:A=3'b000; 8'b00000010:A=3'b100; 8'b00000100:A=3'b010; 8'b00001000:A=3'b110; 8'b00010000:A=3'b001; 8'b00100000:A=3'b101; 8'b01000000:A=3'b011; 8'b10000000:A=3'b111; defaultA=3'b000; endcaseendmodule解：8輸入3輸出編碼器。仿真波形圖見P9.6(a)，仿真電路圖見P9.6(b)。（a）仿真波形圖(b)仿真電路圖圖P9.6【9-7】用Verilog寫出60進(jìn)制計(jì)數(shù)器的程序，并進(jìn)行仿真第10章脈沖產(chǎn)生及變換電路【10-1】試計(jì)算圖10.1中單穩(wěn)態(tài)觸發(fā)器74LS122的暫穩(wěn)態(tài)時(shí)間，Rext=10k、Cext=100nF。圖10.1解：根據(jù)圖中所給參數(shù)，暫穩(wěn)態(tài)時(shí)間twtw=0.7RextCext=0.71010310010-9=0.7ms【10-2】圖10.2（a）是由555定時(shí)器構(gòu)成的單穩(wěn)態(tài)觸發(fā)電路。1.簡(jiǎn)要說明其工作原理；2.計(jì)算暫穩(wěn)態(tài)維持時(shí)間tw3.畫出在圖10.2（b）所示輸入ui作用下的uC和uO的波形。4.若ui的低電平維持時(shí)間為15ms，要求暫穩(wěn)態(tài)維持時(shí)間tw不變，應(yīng)采取什么措施？(a)（b）圖10.2解：1、工作原理（略）；2、暫穩(wěn)態(tài)維持時(shí)間tw=1.1RC=10ms；3、uc和uo的波形如下圖：4若ui的低電平維持時(shí)間為15ms，要求暫穩(wěn)態(tài)維持時(shí)間tw不變，可加入微分電路【10-3】圖10.3（a）為由555定時(shí)器和D觸發(fā)器構(gòu)成的電路，請(qǐng)問：1．555定時(shí)器構(gòu)成的是那種脈沖電路？2．在圖10.3（b）中畫出uc、u01、u02的波形；3．計(jì)算u01和u02的頻率。（a）（b）圖10.3解：1、555定時(shí)器構(gòu)成多諧振蕩器2、uc,uo1,uo2的波形3、uo1的頻率f1=uo2的頻率f2=158Hz【10-4】由555定時(shí)器構(gòu)成的電路如圖10.4(a)所示，其中、?；卮鹣铝袉栴}：1.說明由555定時(shí)器構(gòu)成的電路名稱。2.如果輸入信號(hào)ui如圖10.4(b)所示，畫出電路輸出uo的波形。(a)(b)圖10.4解：1.該電路為555定時(shí)器構(gòu)成的施密特觸發(fā)器?！?.................…(3分)2.由電路圖可知，電路的閾值電壓為在給定輸入ui信號(hào)條件下，電路輸出uo的波形如圖10.4(b)所示?！?.....…(3分)圖10.4(b)【10-5】由555定時(shí)器構(gòu)成的施密特觸發(fā)器如圖10.5（a）所示。1．在圖（b）中畫出該電路的電壓傳輸特性曲線；2．如果輸入ui為圖（c）的波形；所示信號(hào)，對(duì)應(yīng)畫出輸出uO的波形；3．為使電路能識(shí)別出ui中的第二個(gè)尖峰，應(yīng)采取什么措施？4．在555定時(shí)器的哪個(gè)管腳能得到與3腳一樣的信號(hào)，如何接法？（a）（b）（c）圖10.5圖10.5(b)解：1．見圖10.5(b)所示。2.見圖10.5(c)所示。3.為使電路能識(shí)別出uI中的第二個(gè)尖峰，應(yīng)使5腳接3V左右控制電壓，降低閾值。4.7腳，在7腳與電源間接上拉電阻。【10-6】由555定時(shí)器構(gòu)成的電子門鈴電路如圖10.6所示，按下開關(guān)S使門鈴Y鳴響，且抬手后持續(xù)一段時(shí)間。1.計(jì)算門鈴鳴響頻率；2.在電源電壓VCC不變的條件下，要使門鈴的鳴響時(shí)間延長(zhǎng)，可改變電路中哪個(gè)元件的參數(shù)？3.電路中電容C2和C3具有什么作用？圖10.6解：1.已知555定時(shí)器構(gòu)成多諧振蕩器，門鈴振蕩頻率為2.R3和C4構(gòu)成放電回路，使兩個(gè)參數(shù)增大，可延長(zhǎng)放電時(shí)間常數(shù)。3.電容C2具有濾波作用，抑制電源中的高頻干擾；電容C3具有“通交流、阻斷直流”作用?！?0-7】圖10.7為由兩個(gè)555定時(shí)器接成的延時(shí)報(bào)警器，當(dāng)開關(guān)S斷開后，經(jīng)過一定的延遲時(shí)間td后揚(yáng)聲器開始發(fā)出聲音。如果在遲延時(shí)間內(nèi)閉合開關(guān)，揚(yáng)聲器停止發(fā)聲。在圖中給定的參數(shù)下，計(jì)算延遲時(shí)間td和揚(yáng)聲器發(fā)出聲音的頻率。圖10.7解：延遲時(shí)間揚(yáng)聲器發(fā)出聲音的頻率第11章數(shù)模與模數(shù)轉(zhuǎn)換器【11-1】填空1．8位D/A轉(zhuǎn)換器當(dāng)輸入數(shù)字量只有最高位為高電平時(shí)輸出電壓為5V,若只有最低位為高電平，則輸出電壓為。若輸入為10001000，則輸出電壓為。2．A/D轉(zhuǎn)換的一般步驟包括、、和。3．已知被轉(zhuǎn)換信號(hào)的上限頻率為10kHZ，則A/D轉(zhuǎn)換器的采樣頻率應(yīng)高于。完成一次轉(zhuǎn)換所用時(shí)間應(yīng)小于。4．衡量A/D轉(zhuǎn)換器性能的兩個(gè)主要指標(biāo)是和。5．就逐次逼近型和雙積分型兩種A/D轉(zhuǎn)換器而言，抗干擾能力強(qiáng)；轉(zhuǎn)換速度快。解：1．40mV，5.32V。2．采樣，保持，量化，編碼。3．20kHz，。4．精度，速度。5．雙積分型，逐次逼近型?！?1-2】對(duì)于一個(gè)8位D/A轉(zhuǎn)換器，若最小輸出電壓增量為0.02V，試問當(dāng)輸入代碼為01001101時(shí)，輸出電壓uo為多少伏？若其分辨率用百分?jǐn)?shù)表示是多少？解：輸出電壓Uo=1.54V；分辨率為1/（28-1）?！?1-3】圖11.3為一個(gè)由四位二進(jìn)制加法計(jì)數(shù)器，D/A