2024年-DDR系列基礎(chǔ)知識(shí)講解學(xué)習(xí)課件

DDR系列基礎(chǔ)知識(shí)講解15/13/2024目錄DDR的種類(lèi)DDR的發(fā)展名詞解析DDR特性分析圖形解析DDR性能比較DDR3基礎(chǔ)知識(shí)講解DDR未來(lái)展望2011-7-1825/13/2024DDR的種類(lèi)

DDRSDRAM：DoubleDataRateSynchronousDynamicRandomAccessMemory，雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器；

DDR2SDRAM：Double-Data-RateTwoSynchronousDynamicRandomAccessMemory，第二代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器；

DDR3SDRAM：Double-Data-RateThreeSynchronousDynamicRandomAccessMemory，第三代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器；

DDR4SDRAM：Double-Data-RateFourthSynchronousDynamicRandomAccessMemory，第四代雙倍數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器。2011-7-1835/13/2024DDR的發(fā)展三星公司制造出DDR系列的時(shí)間1997年DDR2001年DDR22005年DDR32011年DDR445/13/2024DDR的發(fā)展SDRAM55/13/2024DDR的發(fā)展DDR65/13/2024DDR的發(fā)展DDR275/13/2024DDR的發(fā)展DDR385/13/2024DDR的發(fā)展DDR495/13/2024DDR的發(fā)展DDRSDRAM可在一個(gè)時(shí)鐘周期內(nèi)傳送兩次數(shù)據(jù)105/13/2024DDR的發(fā)展內(nèi)存核心頻率與數(shù)據(jù)傳輸率的比較115/13/2024DDR的發(fā)展DDR數(shù)據(jù)傳輸速度為系統(tǒng)鐘頻率的兩倍，能在選通脈沖的上升沿和下降沿傳輸數(shù)據(jù)DDR芯片和模塊標(biāo)準(zhǔn)名稱(chēng)I/O總線時(shí)鐘頻率(MHz)周期（ns）存儲(chǔ)器時(shí)鐘頻率(MHz)數(shù)據(jù)速率(MT/s)傳輸方式模塊名稱(chēng)極限傳輸率(MIB/S)DDR-20010010100200并行傳輸PC-16001600DDR-2661337.5133266并行傳輸PC-21002100DDR-3331666166333并行傳輸PC-27002700DDR-4002005200400并行傳輸PC-32003200125/13/2024DDR的發(fā)展DDR2的數(shù)據(jù)傳輸速度為系統(tǒng)時(shí)鐘頻率的四倍DDR2芯片和模塊標(biāo)準(zhǔn)名稱(chēng)I/O總線時(shí)鐘頻率(MHz)周期(ns)存儲(chǔ)器時(shí)鐘頻率(MHz)數(shù)據(jù)速率(MT/s)傳輸方式模塊名稱(chēng)極限傳輸率(GIB/S)比特寬(bit)DDR2-40020010100400并行傳輸PC2-32003.264DDR2-5332667.5133533并行傳輸PC2-4200PC2-43004.364DDR2-6673336166667并行傳輸PC2-5300PC2-54005.364DDR2-8004005200800并行傳輸PC2-64006.464DDR2-10665333.752661066并行傳輸PC2-85008.564135/13/2024DDR的發(fā)展DDR3的數(shù)據(jù)傳輸速度為系統(tǒng)時(shí)鐘頻率的8倍DDR3芯片和模塊標(biāo)準(zhǔn)名稱(chēng)I/O總線時(shí)鐘頻率(MHz)周期(ns)存儲(chǔ)器時(shí)鐘頻率(MHz)數(shù)據(jù)速率(MT/s)傳輸方式模塊名稱(chēng)極限傳輸率(GIB/S)比特寬(bit)DDR3-80040010100800并行傳輸PC3-64006.464DDR3-106653315/21331066并行傳輸PC3-85008.564DDR3-133366761661333并行傳輸PC3-1060010.664DDR3-160080052001600并行傳輸PC3-1280012.864DDR3-186693330/72331866并行傳輸PC3-1490014.964DDR3-2133106615/42662133并行傳輸PC3-1700017.064145/13/2024DDR的發(fā)展Samsung-DDR數(shù)據(jù)傳輸速率與供電電壓的走勢(shì)155/13/2024DDR的發(fā)展Samsung-DDR的帶寬與數(shù)據(jù)傳輸率上升軌跡165/13/2024名詞解析RAS：RowAddressStrobe，行地址選通脈沖；CAS：ColumnAddressStrobe，列地址選通脈沖；tRCD：RAStoCASDelay，RAS至CAS延遲；CL：CASLatency，CAS潛伏期（又稱(chēng)讀取潛伏期），從CAS與讀取命令發(fā)出到第一筆數(shù)據(jù)輸出的時(shí)間段；RL：ReadLatency,讀取潛伏期；tAC：AccessTimefromCLK,時(shí)鐘觸發(fā)后的訪問(wèn)時(shí)間，從數(shù)據(jù)I/O總線上有數(shù)據(jù)輸出之前的一個(gè)時(shí)鐘上升沿開(kāi)始到數(shù)據(jù)傳到I/O總線上止的這段時(shí)間；2011-7-18175/13/2024名詞解析tWR：WriteRecoveryTime,寫(xiě)回，保證數(shù)據(jù)的可靠寫(xiě)入而留出足夠的寫(xiě)入/校正時(shí)間，被用來(lái)表明對(duì)同一個(gè)bank的最后有效操作到預(yù)充電命令之間的時(shí)間量；BL：BurstLengths,突發(fā)長(zhǎng)度，突發(fā)是指在同一行中相鄰的存儲(chǔ)單元連續(xù)進(jìn)行數(shù)據(jù)傳輸?shù)姆绞剑B續(xù)傳輸所涉及到存儲(chǔ)單元（列）的數(shù)量就是突發(fā)長(zhǎng)度(SDRAM)，在DDRSDRAM中指連續(xù)傳輸?shù)闹芷跀?shù)；Precharge：L-Bank關(guān)閉現(xiàn)有工作行，準(zhǔn)備打開(kāi)新行的操作；tRP：Prechargecommandperiod，預(yù)充電有效周期，在發(fā)出預(yù)充電命令之后，要經(jīng)過(guò)一段時(shí)間才能允許發(fā)送RAS行有效命令打開(kāi)新的工作行；185/13/2024名詞解析AL：AdditiveLatency，附加潛伏期（DDR2）；WL：WriteLatency，寫(xiě)入命令發(fā)出到第一筆數(shù)據(jù)輸入的潛伏期；tRAS:ActivetoPrechargeCommand，行有效至預(yù)充電命令間隔周期；tDQSS：WRITECommandtothefirstcorrespondingrisingedgeofDQS，DQS相對(duì)于寫(xiě)入命令的延遲時(shí)間；195/13/2024名詞解析邏輯BankSDRAM的內(nèi)部是一個(gè)存儲(chǔ)陣列，要想準(zhǔn)確地找到所需的存儲(chǔ)單元就先指定一個(gè)（row）,再指定一個(gè)列（Column）,這就是內(nèi)存芯片尋址的基本原理。L-Bank存儲(chǔ)陣列示意圖205/13/2024名詞解析芯片位寬SDRAM內(nèi)存芯片一次傳輸率的數(shù)據(jù)量就是芯片位寬，那么這個(gè)存儲(chǔ)單元的容量就是芯片的位寬（也是L-Bank的位寬）；存儲(chǔ)單元數(shù)量=行數(shù)*列數(shù)（得到一個(gè)L-Bank的存儲(chǔ)單元數(shù)量）*L-Bank的數(shù)量也可用M*W的方式表示芯片的容量，M是該芯片中存儲(chǔ)單元的總數(shù)，單位是兆（英文簡(jiǎn)寫(xiě)M，精確值是1048576），W代表每個(gè)存儲(chǔ)單元的容量，也就是SDRAM芯片的位寬，單位是bit；DDRSDRAM內(nèi)部存儲(chǔ)單元容量是芯片位寬（芯片I/O口位寬）的一倍；DDR2SDRAM內(nèi)部存儲(chǔ)單元容量是芯片位寬的四倍；DDR3SDRAM內(nèi)部存儲(chǔ)單元容量是芯片位寬的八倍；DDR4SDRAM內(nèi)部存儲(chǔ)單元容量是芯片位寬的八倍。215/13/2024特性分析存儲(chǔ)原理存儲(chǔ)原理示意圖：行選與列選信號(hào)將使存儲(chǔ)電容與外界間的傳輸電路導(dǎo)通，從而可進(jìn)行放電（讀?。┡c充電（寫(xiě)入）。另外，圖中刷新放大器的設(shè)計(jì)并不固定，目前這一功能被并入讀出放大器（SenseAmplifier,簡(jiǎn)稱(chēng)S-AMP）；225/13/2024特性分析DDR延遲鎖定回路（DLL）的任務(wù)是根據(jù)外部時(shí)鐘動(dòng)態(tài)修正內(nèi)部時(shí)鐘的延遲來(lái)實(shí)現(xiàn)與外部時(shí)鐘的同步；DLL有時(shí)鐘頻率測(cè)量法（CFM，ClockFrequencyMeasurement）和時(shí)鐘比較法（CC，ClockComparator）；CFM是測(cè)量外部時(shí)鐘的頻率周期，然后以此周期為延遲值控制內(nèi)部時(shí)鐘，這樣內(nèi)外時(shí)鐘正好就相差一個(gè)時(shí)鐘周期，從而實(shí)現(xiàn)同步。DLL就這樣反復(fù)測(cè)量反復(fù)控制延遲值，使內(nèi)部時(shí)鐘與外部時(shí)鐘保持同步。CFM式DLL工作示意圖235/13/2024特性分析DDRCC的方法則是比較內(nèi)外部時(shí)鐘的長(zhǎng)短，如果內(nèi)部時(shí)鐘周期短了，就將所少的延遲加到下一個(gè)內(nèi)部時(shí)鐘周期，然后再與外部時(shí)鐘做比較，若是內(nèi)部時(shí)鐘周期長(zhǎng)了，就將多出的延遲從下一個(gè)內(nèi)部時(shí)鐘刨除，如此往復(fù)，最終使內(nèi)外時(shí)鐘同步。CC式DLL工作示意圖245/13/2024特性分析CFM與CC各有優(yōu)缺點(diǎn)，CFM的校正速度快，僅用兩個(gè)時(shí)鐘周期，但容易受到噪音干擾，如果測(cè)量失誤，則內(nèi)部的延遲就永遠(yuǎn)錯(cuò)下去。CC的優(yōu)點(diǎn)則是更穩(wěn)定可靠，如果比較失敗，延遲受影響的只是一個(gè)數(shù)據(jù)，不會(huì)涉及到后面的延遲修正，但它的修正時(shí)間要比CFM長(zhǎng)。255/13/2024特性分析CK#起到觸發(fā)時(shí)鐘校準(zhǔn)的作用，由于數(shù)據(jù)是在CK的上下沿觸發(fā)，造成傳輸周期縮短了一半，因此必須要保證傳輸周期的穩(wěn)定以確保數(shù)據(jù)的正確傳輸，這就要求CK的上下沿間距要有精確的控制。但因?yàn)闇囟?、電阻性能的改變等原因，CK上下沿間距可能發(fā)生變化，此時(shí)預(yù)期相反的CK#就起到糾正的作用（CK上升快下降慢，CK#則是上升慢下降快）。265/13/2024特性分析在寫(xiě)入時(shí)，以DQS的高/低電平期中部為數(shù)據(jù)周期分割點(diǎn)，而不是上/下沿，但數(shù)據(jù)的接收觸發(fā)仍為DQS的上/下沿，DQS是雙向信號(hào)，讀內(nèi)存時(shí)，由內(nèi)存產(chǎn)生DQS的沿和數(shù)據(jù)的沿對(duì)齊，寫(xiě)入內(nèi)存時(shí)，由外部產(chǎn)生，DQS的中間對(duì)應(yīng)數(shù)據(jù)的沿，即此時(shí)DQS的沿對(duì)應(yīng)數(shù)據(jù)最穩(wěn)定的中間時(shí)刻；275/13/2024圖形解析SDRAMSDRAM在開(kāi)機(jī)時(shí)的初始化過(guò)程285/13/2024圖形解析SDRAM行有效時(shí)序圖295/13/2024圖形解析SDRAM讀寫(xiě)操作示意圖，讀取命令與列地址一塊發(fā)出（當(dāng)WE#為低電平是即為寫(xiě)命令）305/13/2024圖形解析SDRAM非突發(fā)連續(xù)讀取模式：不采用突發(fā)傳輸而是依次單獨(dú)尋址，此時(shí)可等效于BL=1，雖然可以讓數(shù)據(jù)是連續(xù)的傳輸，但每次都要發(fā)送列地址與命令信息，控制資源占用極大315/13/2024圖形解析SDRAM突發(fā)連續(xù)讀取模式：只要指定起始列地址與突發(fā)長(zhǎng)度，尋址與數(shù)據(jù)的讀取自動(dòng)進(jìn)行，而只要控制好兩段突發(fā)讀取命令的間隔周期（與BL相同）即可做到連續(xù)的突發(fā)傳輸325/13/2024圖形解析SDRAM讀取時(shí)預(yù)充電時(shí)序圖：圖中設(shè)定：CL=2、BL=4、tRP=2。自動(dòng)預(yù)充電時(shí)的開(kāi)始時(shí)間與此圖一樣，只是沒(méi)有了單獨(dú)的預(yù)充電命令，并在發(fā)出讀取命令時(shí)，A10地址線要設(shè)為高電平（允許自動(dòng)預(yù)充電）?？梢?jiàn)控制好預(yù)充電啟動(dòng)時(shí)間很重要，它可以在讀取操作結(jié)束后立刻進(jìn)入新行的尋址，保證運(yùn)行效率。335/13/2024圖形解析SDRAM讀取時(shí)數(shù)據(jù)掩碼操作，DQM在兩個(gè)周期后生效，突發(fā)周期的第二筆數(shù)據(jù)被取消345/13/2024圖形解析SDRAM寫(xiě)入時(shí)數(shù)據(jù)掩碼操作，DQM立即生效，突發(fā)周期的第二筆數(shù)據(jù)被取消355/13/2024性能比較DDR2與DDR的區(qū)別1.速率與預(yù)取量DDR2的實(shí)際工作頻率是DDR的兩倍，DDR2內(nèi)存擁有兩倍于標(biāo)準(zhǔn)DDR內(nèi)存的4bit預(yù)期能力。2.封裝與電壓DDR封裝為T(mén)SOPII，DDR2封裝為FBGA；DDR的標(biāo)準(zhǔn)電壓為2.5V，DDR2的標(biāo)準(zhǔn)電壓為1.8V。3.bitpre-fetchDDR為2bitpre-fetch,DDR2為4bitpre-fetch。4.新技術(shù)的引進(jìn)DDR2引入了OCD、ODT和POST（1）ODT：ODT是內(nèi)建核心的終結(jié)電阻，它的功能是讓DQS、RDQS、DQ和DM信號(hào)在終結(jié)電阻處消耗完，防止這些信號(hào)在電路上形成反射；365/13/2024性能比較DDR2與DDR的區(qū)別（2）PostCAS：它是為了提高DDR2內(nèi)存的利用效率而設(shè)定的；在沒(méi)有前置CAS功能時(shí)，對(duì)其他L-Bank的尋址操作可能會(huì)因當(dāng)前行的CAS命令占用地址線而延后，并使數(shù)據(jù)I/O總線出現(xiàn)空閑，當(dāng)使用前置CAS后，消除了命令沖突并使數(shù)據(jù)I/O總線的利率提高。375/13/2024性能比較DDR2與DDR的區(qū)別（3）OCD（Off-ChipDriver）：離線驅(qū)動(dòng)調(diào)整，DDR2通過(guò)OCD可以提高信號(hào)的完整性O(shè)CD的作用在于調(diào)整DQS與DQ之間的同步，以確保信號(hào)的完整與可靠性，OCD的主要用意在于調(diào)整I/O接口端的電壓，來(lái)補(bǔ)償上拉與下拉電阻值，目的是讓DQS與DQ數(shù)據(jù)信號(hào)間的偏差降低到最小。調(diào)校期間，分別測(cè)試DQS高電平和DQ高電平，與DQS低電平和DQ高電平時(shí)的同步情況，如果不滿足要求，則通過(guò)設(shè)定突發(fā)長(zhǎng)度的地址線來(lái)傳送上拉/下拉電阻等級(jí)，直到測(cè)試合格才退出OCD操作。385/13/2024性能比較DDR3與DDR2的區(qū)別DDR2為1.8V，DDR3為1.5V；DDR3采用CSP和FBGA封裝，8bit芯片采用78球FBGA封裝，16bit芯片采用96球FBGA封裝，而DDR2則有60/68/84球FBGA封裝三種規(guī)格；邏輯Bank數(shù)量，DDR2有4Bank和8Bank，而DDR3的起始Bank8個(gè)；突發(fā)長(zhǎng)度，由于DDR3的預(yù)期為8bit,所以突發(fā)傳輸周期（BL，BurstLength）也固定位8，而對(duì)于DDR2和早期的DDR架構(gòu)的系統(tǒng)，BL=4也是常用的，DDR3為此增加了一個(gè)4-bitBurstChop（突發(fā)突變）模式，即由一個(gè)BL=4的讀取操作加上一個(gè)BL=4的寫(xiě)入操作來(lái)合成一個(gè)BL=8的數(shù)據(jù)突發(fā)傳輸，屆時(shí)可通過(guò)A112位地址線來(lái)控制這一突發(fā)模式；尋址時(shí)序（Timing）,DDR2的AL為0~4，DDR3為0、CL-1和CL-2，另外DDR3還增加了一個(gè)時(shí)序參數(shù)——寫(xiě)入延遲（CWD）；bitpre-fetchDDR2為4bitpre-fetch,DDR3為8bitpre-fetch;395/13/2024性能比較DDR3與DDR2的區(qū)別

新增功能，ZQ是一個(gè)新增的引腳，在這個(gè)引腳上接有240歐姆的低公差參考電阻，新增裸露SRT（Self-ReflashTemperature）可編程化溫度控制存儲(chǔ)器時(shí)鐘頻率功能，新增PASR（PartialArraySelf-Refresh）局部Bank刷新的功能，可以說(shuō)針對(duì)整個(gè)存儲(chǔ)器Bank做更有效的數(shù)據(jù)讀寫(xiě)以達(dá)到省電功效；DDR3的參考電壓分成兩個(gè)，即為命令與地址信號(hào)服務(wù)的VREFCA和為數(shù)據(jù)總線服務(wù)的VREFDQ，這將有效低提高系統(tǒng)數(shù)據(jù)總線的信噪等級(jí)；點(diǎn)對(duì)點(diǎn)連接（point-to-point,p2p）,這是為了提高系統(tǒng)性能而進(jìn)行的重要改動(dòng)。405/13/2024性能比較DDR4與DDR3的區(qū)別DDR3DRAM與DDR4DRAM的主要標(biāo)準(zhǔn)415/13/2024性能比較DDR4與DDR3的區(qū)別DDR3DRAM向DDR4SDRAM的移行日程425/13/2024DDR3基礎(chǔ)知識(shí)講解435/13/2024DDR3基礎(chǔ)知識(shí)講解BurstLength為固定的BC4和BL8，它們?cè)凇皁nthefly”能夠和讀命令或者寫(xiě)命令通過(guò)A12/BC引腳進(jìn)行選擇。445/13/2024DDR3基礎(chǔ)知識(shí)講解RL為總的讀取潛伏期，其被定義為AdditiveLatency(AL)+CASLatency(CL);CASLatency為讀取潛伏，為內(nèi)部讀命令和第一個(gè)bit有效數(shù)據(jù)輸出之間的時(shí)鐘周期；455/13/2024DDR3基礎(chǔ)知識(shí)講解AdditiveLatency為附加潛伏期，它的作用為使命令和數(shù)據(jù)總線更有效，即允許讀或者寫(xiě)命令緊跟有效命令；465/13/2024DDR3基礎(chǔ)知識(shí)講解CASWriteLatency（CWL）列寫(xiě)潛伏期，被定義為內(nèi)部寫(xiě)命令和第一個(gè)bit有效數(shù)據(jù)輸入之間的時(shí)鐘周期延時(shí)；DDR3SDRAM不支持半周期潛伏，總的寫(xiě)潛伏為WriteLatency(WL)=AdditiveLatency(AL)+CAS475/