計算機組成原理-中央處理器(cpu)

計算機組成原理

中央處理器CPU

中國地質大學計算機學院

2

J

V2.0

主要內容

口CPU的功能和組成

口控制器控制原理

□指令周期（★★★）

口時序產生器和控制方式

口微程序控制器（★★★）

□微程序設計技術

□硬布線控制器

口流水線處理器

3

CPU的組成和功能

□CPU的功能

口CPU的組成

□CPU中的主要寄存器

口操作控制器

口時序產生器

4

CPU的J）J能

□取出指令并執(zhí)行指令的部件-…-CPU

■指令控制：指令執(zhí)行的順序控制；

□程序是一個指令序列，這些指令的相互順序不能任

意顛倒，必須嚴格按程序規(guī)定的順序進行。（首要

任務）

■操作控制：產生各種操作信號；

□解釋指令的操作碼，通過若干操作信號組合控制來

實現指令功能。

■時間控制：控制操作信號的發(fā)生時間；

口完成一條指令的若干操作信號定時，有序執(zhí)行。

■數據加工：--ALU.算術/邏輯運算；（根本任務）

■異常處理：接收、控制、管理信號資源及異常情況。

5

CPU的組成

口運算器

■算術運算/邏輯運算

■累加器、狀態(tài)條件寄存器、緩存寄存器、移碼器、鎖

存器、求補器等。

口控制器

■從內存取出一條指令，并指出下條指令的地址

■對指令進行譯碼,產生相應的控制信號

■指揮并控制CPU,內存和I/。設備之間的數據傳送

■程序計數器、指令寄存器、指令譯碼器、時序產生器

、操作控制器、地址寄存器等。

時鐘

狀態(tài)

操作控制器反微

命時序產生器

基

指令

本譯碼器

狀態(tài)條件寄存器

組n

〉/指令寄存器TR6

)輸入/輸出

成C

結TV

構數據總線DBUS

程序計數器PC

nlzL

’地址寄存器AR

地址總線ABUS

CPU

圖5.1CPU的結構

7

CPU中的主要寄存器

□PC(ProgramCounter)--程序計數器

□AR(AddressRegister)一地址寄存器

□DR(DataRegister)--數據緩沖寄存器

□IR(lnstructionRegister)……指令寄存器

□AC(AccumulateCount)…累加寄存器

□PSW(ProgramStatusWord)程序狀態(tài)字

8

PC

口為了保證程序能夠連續(xù)地執(zhí)行下去，CPU如何確定下一條

指令的地址？

□程序計數器，又稱指令計數器。在程序開始執(zhí)行前，首先

將起始地址，即程序的第一條指令所在的內存單元地址送入

PC,因此PC的內容即是從內存提取的第一條指令的地址。

□當執(zhí)行指令時，CPU將自動修改PC的內容，以便使其保持

的總是將要執(zhí)行的下一條指令的地址。由于多數指令都是按

順序來執(zhí)行的，修改的過程通常只是簡單的對PC加1。

□當遇到轉移指令如JMP指令時，那么后繼指令的地址（即

PC的內容）必須從指令的地址段取得。在這種情況下，下一

條從內存取出的指令將由轉移指令來規(guī)定，而不是像通常一

樣按順序來取得。因此程序計數器的結構應當是具有寄存信

息和計數兩種功能的結構。

9

AR

口地址寄存器用來保存當前CPU所訪問的內存單元的地址。內

存和CPU之間存在操作速度上的差別，所以必須使用地址寄

存器來保持地址信息，直到內存的讀/寫操作完成為止。

口當CPU和內存進行信息交換，即CPU向內存存/取數據時，或

者CPU從內存中讀出指令時，都要使用地址寄存器和數據緩

沖寄存器。同樣，如果我們把外圍設備的設備地址作為像內

存的地址單元那樣來看待，那么，當CPU和外圍設備交換信

息時，我們同樣使用地址寄存器和數據緩沖寄存器。

口地址寄存器的結構和數據緩沖寄存器、指令寄存器一樣，通

常使用單純的寄存器結構。信息的存入一般采用電位-脈沖方

式，即電位輸入端對應數據信息位，脈沖輸入端對應控制信

號，在控制信號作用下，瞬時地將信息打入寄存器。

10

DR

口數據緩沖寄存器用來暫時存放由內存儲器讀出的一條

指令或一個數據字；反之，當向內存存入一條指令或一

個數據字時，也暫時將它們存放在數據緩沖寄存器中。

口緩沖寄存器的作用是：

(1)作為CPU和內存、外部設備之間信息傳送的中轉站；

(2)補償CPU和內存、外圍設備之間在操作速度上差別；

(3)在單累加器結構的運算器中，數據緩沖寄存器還可兼

作為操作數寄存器。

11

IR

口指令寄存器

□IR用來保存當前正在執(zhí)行的一條指令。當執(zhí)行一條

指令時，先把它從內存取到DR中，然后再傳送至IR

O指令劃分為操作碼和地址碼字段，由二進制數字

組成。為了執(zhí)行任何給定的指令，必須對操作碼進

行測試，以便識別所要求的操作。指令譯碼器就是

做這項工作的。指令寄存器中操作碼字段的輸出就

是指令譯碼器的輸入。操作碼一經譯碼后，即可向

操作控制器發(fā)出具體操作的特定信號。

12

AC

口累加寄存器AC通常簡稱為累加器，它是一個通用寄

存器。其功能是：當運算器的算術邏輯單元ALU）執(zhí)

行算術或邏輯運算時，為ALU提供一個工作區(qū)。累

加寄存器暫時存放ALU運算的結果信息。顯然，運

算器中至少要有一個累加寄存器。

□目前CPU中的累加寄存器，多達16個，32個，甚至

更多。當使用多個累加器時，就變成通用寄存器堆

結構，其中任何一個可存放源操作數，也可存放結

果操作數。在這種情況下，需要在指令格式中對寄

存器號加以編址。

13

P9/V

口狀態(tài)條件寄存器保存由算術指令和邏輯指令運行或

測試的結果建立的各種條件碼內容，如運算結果進

位標志(C),運算結果溢出標志(V),運算結果為零

標志(Z),運算結果為負標志(N)等等。這些標志位

通常分別由1位觸發(fā)器保存。

□除此之外，狀態(tài)條件寄存器還保存中斷和系統(tǒng)工作

狀態(tài)等信息，以便使CPU和系統(tǒng)能及時了解機器運

行狀態(tài)和程序運行狀態(tài)。因此，狀態(tài)條件寄存器是

一個由各種狀態(tài)條件標志拼湊而成的寄存器。

14

控制器基本組成

□PC(ProgramCounter)--程序計數器

□IR(InstructionRegister)……指令寄存器

□ID(InstructionDecoder)一指令譯碼器

□OC(OperateController)…操作控制器

□TG(TimerGenerator)…時序發(fā)生器

15

操作控制器

口數據通路是許多寄存器之間傳送信息的通路。

口操作控制器的功能：根據指令操作碼和地址碼，產生

各種控制信號序列,建立正確的數據通路，從而完成

取指令和執(zhí)行指令的控制。

□根據設計方法不同，操作控制器可分為時序邏輯型

、存儲邏輯型、時序邏輯與存儲邏輯結合型三種。

■硬布線控制器（時序邏輯型）（硬件實現）

■微程序控制器（存儲程序型）（軟件實現）

16

時序產生器

口產生各種時序信號（電位，脈沖）;

口對各種操作實施時間上的控制O

17

CPU的主要參數

1、字長

2、時鐘頻率：主頻和外頻，主頻=外頻X倍頻

3、片內Cache容量和速率

4、工作電壓：早期CPU工作電壓為5V,PHICPU的電

壓為L7V,P4的電壓vl.5V(l.35,l.4)

5、地址總線和數據總線寬度

6、制造工藝：在。.25微米的生產工藝最高可以達到

600MHz的頻率。而0.18微米的生產工藝CPU可達到G

赫茲的水平上。0.13微米生產工藝的Pentium4CPU。

例如，P42.4C：主頻為2.4GHz,外頻為200MHz,

倍頻為10;并集成512K二級緩存，支持800MHz前端

總線；P42.26B：主頻為2.26GHz,外頻為133MHz

，倍頻為17；并集成512K二級緩存，支持533MHz前

端總線。

18

運算器結構

數據總線DBUS#

19

ADDAX,BX

數據總線DBUS

20

ADDAX,[30]

數據總線DBUS

21

II

CPU

PSWALU糜作控制器OC執(zhí)行指令控制

PSW時序產生器TG

指令建碼造

程序計數器AC

000000J7

PC累加器

指令寄存器

ACIR

IR

地址寄存器

ARDR

緩沖寄L存器DR

71

地址總線20CLA數據總線

ABUS21ADD30DBUS

22STA40

23NOP

24JMP21

30000006CPU基本結構

4000000412

22

J

主機基本組成

時

序

產

生

器

PG)

LDRn

23

V2.0

主要內容

口CPU的功能和組成

口控制器控制原理

口指令周期（★★★）

口時序產生器和控制方式

口微程序控制器（★★★）

□微程序設計技術

□硬布線控制器

口流水線處理器

24

指令周期

口指令周期基本概念

□CLA指令周期

□ADD指令周期

□STA指令周期

□NOP指令周期

□JMP指令周期

25

指令周期

□時鐘周期：節(jié)拍脈沖，T周期。單位時間內脈沖發(fā)生器

重復出現的脈沖次數稱為頻率，每個計算機系統(tǒng)都規(guī)定

了時鐘脈沖的最高頻率，稱為主頻。頻率的倒數即為時

鐘周期。它是計算機系統(tǒng)的時間基準，是計算機內部的

最小時間度量單位。

□CPU周期：機器周期，從內存讀出一條指令的最短時

間。機器周期內完成的操作為子操作，其中包含若干個

時鐘脈沖控制下的微操作。

□指令周期：從內存取一條指令并執(zhí)行該指令所用的時

間。

■由若干個CPU周期組成。

■CPU周期又包含若干時鐘周期（節(jié)拍脈沖）

26

J

指令周期

□指令周期由若干個（不同）機器周期組成（2?5個）

,機器周期由若干個時鐘周期組成，每個時鐘周期內

在節(jié)拍信號的作用下完成一個微操作。

□時鐘周期是固定不變的，機器周期、指令周期可以是

固定的、也可以是可變的。

工周期」

機器周期（取指令）機器周期（執(zhí)行指令）

指令周期

圖5.3指令周期

27

指令周期基本概念

□取指令周期

□取操作數周期（可無）

口執(zhí)行周期

28

五條指令的執(zhí)行指令周期及過程

八進制地址八進制內容助記符

020250000CLA

021030030ADD30

022021031STA40

023000000NOP

024140021JMP21

***

***

030000006數據

031000040數據

***

**

040存和數單元數據

29

CLA指令周期

取指令階段執(zhí)行指令階段

31

執(zhí)行過程的操作

□PC-AR

□PC+1-PC

□AR-ABUS

□RAM-DBUS-DR

□DR-IR

□操作碼譯碼或測試（識別CLA指令，指令取值結束）

口操作控制器送控制信號到ALU

□O-AC（執(zhí)行清零，指令執(zhí)行結束）

32

ADD指令周期

取指令階段執(zhí)行指令階段

數據總線

DBUS

ADD指令

34

I?

操作控制器^執(zhí)行指令控制

ALU

時序產生器

指令譯后和

程序建數器。。。@0006

022

I累A加器c▲~ADD30l指令寄存器

d1_JIR

地址寄存器000030

AR006

緩沖寄存器DR

地址總線20CLA數據總線

ABUS21ADD30DBUS

IR-AR（送OP地址）22STA40

23NOP

24JMP21

—ABUS—RAM

—DBUSTDR30000006

-ALU（執(zhí)行相加）ADD指令

ALU—AC40000-0041/

35

ADD執(zhí)行過程的操作

□PC-AR

□PC+l-PC

□AR-ABUS-RAM-DBUS-DR

□DR-IR

□IR(A)-AR-ABUS-RAM

□一DBUS-DR-ALU

口ALU-AC

36

STA40指令周期

取指令階段執(zhí)行指令階段

37

inn

ALU操作控制器執(zhí)行指令控制

時序產生器

指令譯碼器

程唯數器。。。023000006

累加器

ACSTA40

IR

地址寄存器000040

ARSTA40

緩沖寄存器DR000006

71

地址總線ZCLA數據總線

ADD30

ABUSDBUS

IR(A)->ARTABUS1STA40

(送操作數地址)23NOP

24JMP21

AC—DR30000006STA指令

DR—DBUS―RAM

（存儲數據）40odo-006IF

38

執(zhí)行過程的操作

□PC-AR

□PC+1-PC

□AR-ABUS-RAM-DBUS-DR

□DR-IR

□IR(A)-AR-ABUS

□AC-DR

□DR-DBUS-RAM

39

NOP指令周期

1個CPU周期□個CPU周期：

<..............H.....................X

取指令階段執(zhí)行指令階段

40

JMP21指令周期

1個CPU周期□個CPU周期：

一.............H.................

取指令階段執(zhí)行指令階段

41

TTTTJ

ALU操作控制器執(zhí)行指令控制

時序產生器

指令譯碼器

程序計數器000006

000022

PC累加器

JMP21指令寄存器

AC

IR

地址寄存器jooo02i

ARJMP21

緩沖寄L存器DR

地址總線20CLA數據總線

21ADD30

ABUSDBUS

22STA40

23NOP

IR(A)―PC24JMP21

■JMP21指令

30000006

■

40000006

42

執(zhí)行過程中的操作

□PC-AR

□PC+1-PC

□AR-ABUS-RAM-DBUS-DR

□DR-IR

□IR(A)-PC

□Nextcommand

43

___I

方框圖表示

下一條指令PC—AR—RAM

,DBUSTDRTIR

取指令PC+1

譯碼測試

44

公操作

□一條指令執(zhí)行完后，CPU所進行的一些操作。

口對外設請求的處理（中斷，通道）

口若無外設請求的處理，CPU則轉而取下條指令。

□由于取指令是每條指令都有的，所以，取指令也是

公操作。

主機基本組成--指令執(zhí)行過程另一個例子

BUS

時

序

產

生

器

PG)

LDR0

46

主機基本組成PC—AR

DR

主存

時

序

產

生

器

/

VTG)

LDR0

47

主機基本組成MEM一DR

時

序

產

生

器

/

VTG)

操作控制信號AR—ABUS

RD

LDDR

LDR0

48

主機基本組成DR一IR

BUS

＜、武

木)七----/

IR

ITD

操作

控制器

(OC)

,1

DR一BUS

LDIR

執(zhí)行指令過程ADDRO,(81)

攆作控制信號RO->LA

IR(A)->AR

MM->DR

LDRa

50

執(zhí)行指令過程ADDRO,(81)

LDRa

52

雙總線結構機器的數據通路（例子）

A忍線

B總線

執(zhí)行指令ADDR0,R2

A忍線

B總線

54

“ADDR2,RO”指令的指令周期框圖

55

主要內容

口CPU的功能和組成

口控制器控制原理

□指令周期（★★★）

口時序產生器和控制方式

口微程序控制器（★★★）

□微程序設計技術

□硬布線控制器

口流水線處理器

56

時序產生器和控制方式

□時序信號來自CPU時序信號產生器。機器一旦被啟動

，即CPU開始取指令并執(zhí)行指令時，操作控制器就利用

定時脈沖的順序和不同的脈沖間隔，有條理、有節(jié)奏地

指揮機器的動作，規(guī)定在這個脈沖到來時做什么，在那

個脈沖到來時又做什么。

口問題：用二進制碼表示的指令和數據都放在內存里，

CPU是怎樣識別出它們是數據還是指令呢？

口從時間上來說，取指令是在指令周期的第一個CPU周

期，即“取指令”階段；而取數據是在指令周期的后面

幾個CPU周期中，即“執(zhí)行指令”階段。從空間上來說

,如果取出的代碼是指令，則送指令寄存器，如果取

出的代碼是數據，則送運算器。

57

時序產生器和控制方式

□計算機采用多級時序機制：

■硬布線控制器，時序信號往往采用主狀態(tài)周期-節(jié)

拍電位-節(jié)拍脈沖三級機制。

■微程序控制器，時序信號比較簡單，一般采用節(jié)

拍電位-節(jié)拍脈沖二級體制。節(jié)拍電位表示一個

CPU周期的時間，而節(jié)拍脈沖把一個CPU周期劃

分成幾個較小的時間間隔。

58

時序發(fā)生器

MREQIORQTiT2T3T4RDWE

啟動

停機

MREQiRD'

IORQ'-WE'

脈沖發(fā)生器時鐘源

59

環(huán)形脈沖發(fā)生器與讀寫時序

MREQ°IORQ0T4T；RD0T?T?WE0

60

電路說明

□4個觸發(fā)器輸入輸出串聯(lián)構成循環(huán)移位電路

口D觸發(fā)器R/S端分別為Reset和Set

□ClC2C3時鐘信號為上跳沿

□C4時鐘信號為下跳沿

61

C4C1C2C3

CLR上跳沿1000

下跪沿0000

上跳沿0100

上跳沿0110

上跪沿0111

下跳沿1111

上跳沿1000

62

12345678910

±TLnJ-LrLrLrLrLn_rLTL

C4'!!

Ci

1

c2

c3

Tj

T2

T3

T0r

4RD=C2-RD

WE°=C^Er

RD

WE

機器周期機器周期

63

啟?？刂七壿?/p>

TiT2T3T4RDWE

工JL.

&&

RD0WE°

64

V2.0

控制方式

□每條指令和每個操作控制信號所需的時間各不相同

，形成控制不同操作序列的時序信號的方法，稱為控

口常用的有同步控M、異步控制、聯(lián)合控制三種方式

O其實質則反映了時