《數(shù)字電子技術(shù)》課件-第3章 組合邏輯電路

數(shù)字電子技術(shù)（第二版）第3章組合邏輯電路學(xué)習(xí)要點(diǎn)掌握組合邏輯電路的分析方法與設(shè)計(jì)方法。掌握利用二進(jìn)制譯碼器和數(shù)據(jù)選擇器進(jìn)行邏輯設(shè)計(jì)的方法。理解加法器、編碼器、譯碼器等組合邏輯電路的工作原理和邏輯功能。了解加法器、編碼器、譯碼器、數(shù)據(jù)選擇器等中規(guī)模集成電路的使用方法。了解組合邏輯電路中的競爭冒險(xiǎn)現(xiàn)象及其消除方法。第3章組合邏輯電路3.1

組合邏輯電路的分析與設(shè)計(jì)3.2加法器3.3數(shù)值比較器3.4編碼器3.5譯碼器3.6數(shù)據(jù)選擇器3.7數(shù)據(jù)分配器退出3.1組合邏輯電路的分析與設(shè)計(jì)組合電路：輸出僅由輸入決定，與電路當(dāng)前狀態(tài)無關(guān)；電路結(jié)構(gòu)中無反饋環(huán)路（無記憶）3.1.1概述3.1.2組合邏輯電路的分析邏輯圖邏輯表達(dá)式

1

1最簡與或表達(dá)式化簡

2

2從輸入到輸出逐級寫出最簡與或表達(dá)式

3真值表

3

4電路的邏輯功能當(dāng)輸入A、B、C中有2個(gè)或3個(gè)為1時(shí)，輸出Y為1，否則輸出Y為0。所以這個(gè)電路實(shí)際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。

4邏輯圖邏輯表達(dá)式例：最簡與或表達(dá)式真值表用與非門實(shí)現(xiàn)電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無關(guān)。Y和A、B的邏輯關(guān)系為：A、B中只要一個(gè)為0，Y=1；A、B全為1時(shí)，Y=0。所以Y和A、B的邏輯關(guān)系為與非運(yùn)算的關(guān)系。電路的邏輯功能真值表電路功能描述3.1.3組合邏輯電路的設(shè)計(jì)例：設(shè)計(jì)一個(gè)樓上、樓下開關(guān)的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；或者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈。設(shè)樓上開關(guān)為A，樓下開關(guān)為B，燈泡為Y。并設(shè)A、B閉合時(shí)為1，斷開時(shí)為0；燈亮?xí)rY為1，燈滅時(shí)Y為0。根據(jù)邏輯要求列出真值表。

1窮舉法

1

2邏輯表達(dá)式或卡諾圖最簡與或表達(dá)式化簡

3

2已為最簡與或表達(dá)式

4邏輯變換

5邏輯電路圖用與非門實(shí)現(xiàn)用異或門實(shí)現(xiàn)真值表電路功能描述例：用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。杠鈴?fù)耆e上的裁決由每一個(gè)裁判按一下自己面前的按鈕來確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明成功的燈才亮。設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。

1窮舉法

1

2

2邏輯表達(dá)式

3卡諾圖最簡與或表達(dá)式化簡

4

5邏輯變換

6邏輯電路圖

3化簡

4111Y=AB+AC

5

63.1.4組合電路中的競爭冒險(xiǎn)1、產(chǎn)生競爭冒險(xiǎn)的原因在組合電路中，當(dāng)輸入信號(hào)的狀態(tài)改變時(shí)，輸出端可能會(huì)出現(xiàn)不正常的干擾信號(hào)，使電路產(chǎn)生錯(cuò)誤的輸出，這種現(xiàn)象稱為競爭冒險(xiǎn)。產(chǎn)生競爭冒險(xiǎn)的原因：主要是門電路的延遲時(shí)間產(chǎn)生的。干擾信號(hào)2、消除競爭冒險(xiǎn)的方法有圈相切，則有競爭冒險(xiǎn)增加冗余項(xiàng)，消除競爭冒險(xiǎn)3.2加法器1、半加器3.2.1半加器和全加器能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。加數(shù)本位的和向高位的進(jìn)位2、全加器能對兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。Ai、Bi：加數(shù)，Ci-1：低位來的進(jìn)位，Si：本位的和，Ci：向高位的進(jìn)位。全加器的邏輯圖和邏輯符號(hào)

用與門和或門實(shí)現(xiàn)

用與或非門實(shí)現(xiàn)先求Si和Ci。為此，合并值為0的最小項(xiàng)。再取反，得：實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。1、串行進(jìn)位加法器3.2.2加法器構(gòu)成：把n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。特點(diǎn)：進(jìn)位信號(hào)是由低位向高位逐級傳遞的，速度不高。2、并行進(jìn)位加法器（超前進(jìn)位加法器）進(jìn)位生成項(xiàng)進(jìn)位傳遞條件進(jìn)位表達(dá)式和表達(dá)式4位超前進(jìn)位加法器遞推公式超前進(jìn)位發(fā)生器加法器的級連集成二進(jìn)制4位超前進(jìn)位加法器3.2.3加法器的應(yīng)用1、8421BCD碼轉(zhuǎn)換為余3碼BCD碼+0011=余3碼2、二進(jìn)制并行加法/減法器C0-1＝0時(shí)，B0=B，電路執(zhí)行A+B運(yùn)算；當(dāng)C0-1＝1時(shí)，B1=B，電路執(zhí)行A－B=A+B運(yùn)算。3、二-十進(jìn)制加法器修正條件3.3數(shù)值比較器用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡稱比較器。3.3.11位數(shù)值比較器設(shè)A＞B時(shí)L1＝1；A＜B時(shí)L2＝1；A＝B時(shí)L3＝1。得1位數(shù)值比較器的真值表。邏輯表達(dá)式邏輯圖3.3.24位數(shù)值比較器真值表中的輸入變量包括A3與B3、A2與B2、A1與B1

、A0與B0和A＇與B＇的比較結(jié)果，A＇>B＇、A＇<B＇和A＇=B＇。A＇與B＇是另外兩個(gè)低位數(shù)，設(shè)置低位數(shù)比較結(jié)果輸入端，是為了能與其它數(shù)值比較器連接，以便組成更多位數(shù)的數(shù)值比較器；3個(gè)輸出信號(hào)L1(A＞B)、L2(A＜B)、和L3(A＝B)分別表示本級的比較結(jié)果。邏輯圖4.3.3比較器的級聯(lián)集成數(shù)值比較器串聯(lián)擴(kuò)展TTL電路：最低4位的級聯(lián)輸入端A＇>B＇、

A＇<B＇和A＇=B＇必須預(yù)先分別預(yù)置為0、0、1。CMOS電路：各級的級聯(lián)輸入端A＇>B＇必須預(yù)先預(yù)置為0

，最低4位的級聯(lián)輸入端A＇<B＇和A＇=B＇必須預(yù)先預(yù)置為0、1。并聯(lián)擴(kuò)展3.4編碼器實(shí)現(xiàn)編碼操作的電路稱為編碼器。3.4.1二進(jìn)制編碼器1、3位二進(jìn)制編碼器輸入8個(gè)互斥的信號(hào)輸出3位二進(jìn)制代碼真值表邏輯表達(dá)式邏輯圖2、3位二進(jìn)制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級別高的信號(hào)排斥級別低的，即具有單方面排斥的特性。設(shè)I7的優(yōu)先級別最高，I6次之，依此類推，I0最低。真值表邏輯表達(dá)式邏輯圖8線-3線優(yōu)先編碼器如果要求輸出、輸入均為反變量，則只要在圖中的每一個(gè)輸出端和輸入端都加上反相器就可以了。2、集成3位二進(jìn)制優(yōu)先編碼器ST為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的端。YS和ST配合可以實(shí)現(xiàn)多級編碼器之間的優(yōu)先級別的控制。YEX為擴(kuò)展輸出端，是控制標(biāo)志。YEX

＝0表示是編碼輸出；YEX

＝1表示不是編碼輸出。集成3位二進(jìn)制優(yōu)先編碼器74LS148集成3位二進(jìn)制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(低電平）有效輸出：邏輯0(低電平）有效集成3位二進(jìn)制優(yōu)先編碼器74LS148的級聯(lián)16線-4線優(yōu)先編碼器3.4.2二-十進(jìn)制編碼器1、8421BCD碼編碼器輸入10個(gè)互斥的數(shù)碼輸出4位二進(jìn)制代碼真值表邏輯表達(dá)式邏輯圖2、8421BCD碼優(yōu)先編碼器真值表邏輯表達(dá)式邏輯圖3、集成10線-4線優(yōu)先編碼器3.5譯碼器把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。3.5.1二進(jìn)制譯碼器設(shè)二進(jìn)制譯碼器的輸入端為n個(gè)，則輸出端為2n個(gè)，且對應(yīng)于輸入代碼的每一種狀態(tài)，2n個(gè)輸出中只有一個(gè)為1（或?yàn)?），其余全為0（或?yàn)?）。二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。1、3位二進(jìn)制譯碼器真值表輸入：3位二進(jìn)制代碼輸出：8個(gè)互斥的信號(hào)邏輯表達(dá)式邏輯圖電路特點(diǎn)：與門組成的陣列2、集成二進(jìn)制譯碼器74LS138A2、A1、A0為二進(jìn)制譯碼輸入端，為譯碼輸出端（低電平有效），G1、、為選通控制端。當(dāng)G1＝1、時(shí)，譯碼器處于工作狀態(tài)；當(dāng)G1＝0、時(shí)，譯碼器處于禁止?fàn)顟B(tài)。真值表輸入：自然二進(jìn)制碼輸出：低電平有效3、74LS138的級聯(lián)二-十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個(gè)十進(jìn)制數(shù)字相對應(yīng)的10個(gè)信號(hào)，用Y9～Y0表示。由于二-十進(jìn)制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。3.5.2二-十進(jìn)制譯碼器1、8421BCD碼譯碼器

把二-十進(jìn)制代碼翻譯成10個(gè)十進(jìn)制數(shù)字信號(hào)的電路，稱為二-十進(jìn)制譯碼器。真值表邏輯表達(dá)式邏輯圖將與門換成與非門，則輸出為反變量，即為低電平有效。２、集成8421BCD碼譯碼器74LS423.5.3顯示譯碼器1、數(shù)碼顯示器

用來驅(qū)動(dòng)各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號(hào)翻譯成人們習(xí)慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。b=c=f=g=1，a=d=e=0時(shí)c=d=e=f=g=1，a=b=0時(shí)共陰極2、顯示譯碼器真值表僅適用于共陰極LED真值表a的卡諾圖b的卡諾圖c的卡諾圖d的卡諾圖e的卡諾圖f的卡諾圖g的卡諾圖邏輯表達(dá)式邏輯圖2、集成顯示譯碼器74LS48引腳排列圖功能表輔助端功能3.5.4譯碼器的應(yīng)用1、用二進(jìn)制譯碼器實(shí)現(xiàn)邏輯函數(shù)②畫出用二進(jìn)制譯碼器和與非門實(shí)現(xiàn)這些函數(shù)的接線圖。①寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非-與非形式。2、用二進(jìn)制譯碼器實(shí)現(xiàn)碼制變換十進(jìn)制碼8421碼十進(jìn)制碼余3碼十進(jìn)制碼2421碼3、數(shù)碼顯示電路的動(dòng)態(tài)滅零3.6數(shù)據(jù)選擇器3.6.14選1數(shù)據(jù)選擇器真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)由地址碼決定從４路輸入中選擇哪１路輸出。邏輯圖3.6.2集成數(shù)據(jù)選擇器集成雙4選1數(shù)據(jù)選擇器74LS153選通控制端S為低電平有效，即S=0時(shí)芯片被選中，處于工作狀態(tài)；S=1時(shí)芯片被禁止，Y≡0。集成8選1數(shù)據(jù)選擇器74LS15174LS151的真值表數(shù)據(jù)選擇器的擴(kuò)展3.6.3用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)基本原理數(shù)據(jù)選擇器的主要特點(diǎn)：（1）具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：（2）提供了地址變量的全部最小項(xiàng)。（3）一般情況下，Di可以當(dāng)作一個(gè)變量處理。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)?；静襟E確定數(shù)據(jù)選擇器確定地址變量

2

1n個(gè)地址變量的數(shù)據(jù)選擇器，不需要增加門電路，最多可實(shí)現(xiàn)n＋1個(gè)變量的函數(shù)。3個(gè)變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)

1選用74LS153

274LS153有兩個(gè)地址變量。求Di

3（1）公式法函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式：4選1數(shù)據(jù)選擇器輸出信號(hào)的表達(dá)式：比較L和Y，得：

3畫連線圖

4

4求Di的方法（2）真值表法C=1時(shí)L=1，故D0=CL=0，故D2=0L=1，故D3=1C=0時(shí)L=1，故D1=C求Di的方法（3）圖形法D0D1D3D2用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)：例①選用8選1數(shù)據(jù)選擇器74LS151②設(shè)A2=A、A1=B、A0=C③求DiD0=DD2=1D6=1D4=