基于FPGA和MTLAB的DDS正弦信號發(fā)生器設(shè)計報告

緒論1.1DDS研究的目的和意義頻率合成器是電子系統(tǒng)的心臟，是決定電子系統(tǒng)性能的關(guān)鍵設(shè)備，隨著現(xiàn)代無線電通信事業(yè)的發(fā)展，移動通信、雷達、制導武器和電子對抗等系統(tǒng)對頻率合成器提出越來越高的要求，低相噪、高純頻譜和高速捷變的頻率合成器一直是頻率合成技術(shù)發(fā)展的主要目標，DDS技術(shù)的發(fā)展將有力地推動這一目標的實現(xiàn)。頻率合成技術(shù)從30年代發(fā)展到現(xiàn)在，已經(jīng)進入成熟階段。目前最常用的頻率合成方案有兩種，直接混頻級聯(lián)法和數(shù)字鎖相環(huán)法。由于數(shù)字集成電路的迅猛發(fā)展，集成合成器和數(shù)字計算技術(shù)頻率合成方案大量涌現(xiàn)。大規(guī)模集成電路的應(yīng)用又為數(shù)字技術(shù)的方案提供了廣闊的前景[[][]潘松，黃繼業(yè)．書名EDA技術(shù)與VHDL．第4版．北京：清華大學出版社，2013：1621.2國內(nèi)外研究現(xiàn)狀從頻率合成技術(shù)的發(fā)展過程看，頻率合成的方法主要有三種：（1）由Finden首先提出的最早的合成方法稱為直接頻率合成，它是使基準信號通過脈沖形成電路來產(chǎn)生豐富諧波脈沖，隨后通過混頻、分頻、倍頻和帶通濾波器完成頻率的變換和組合，以產(chǎn)生我們需要的大量離散頻率，從而實現(xiàn)頻率合成。其合成方法大致可以分為兩種基本類型：一種是所謂非相關(guān)合成方法，另一類是所謂相關(guān)合成方法。這兩種合成方法的主要區(qū)別在于所使用的參考頻率源的數(shù)目不同。非相關(guān)合成方法使用多個晶體參考頻率源，所需的各種頻率分別由這些參考源提供。它的缺點在于制作具有相同頻率穩(wěn)定性和精度的多個晶體參考頻率源既復雜又困難，而且成本高。相關(guān)合成方法只使用一個晶體參考頻率源，所需的各種頻率都由它經(jīng)過分頻、混頻和倍頻后得到，因而合成器輸出頻率的穩(wěn)定性和精度與參考源一樣，現(xiàn)在大多數(shù)直接頻率合成技術(shù)都使用這種合成方法。直接頻率合成能實現(xiàn)快速頻率變換和幾乎任意高的頻率分辨率，但直接頻率合成比另外兩種合成方法使用多的多的硬設(shè)備，而且很難抑制因非線性而引入的雜波干擾，因而難以達到較高的雜波抑制度。（2）鎖相頻率合成，是應(yīng)用模擬或數(shù)字鎖相環(huán)路的間接頻率合成。它被稱為第二代頻率合成技術(shù)。早期的合成器使用模擬鎖相環(huán)，后來又出現(xiàn)了全數(shù)字鎖相環(huán)和數(shù)?；旌系逆i相環(huán)。數(shù)字鑒相器、分頻器加模擬環(huán)路濾波、壓控振蕩器的混合鎖相環(huán)是目前最為普遍的PLL組成方式。與直接頻率合成不同的是，鎖相頻率合成的系統(tǒng)分析重點放在PLL的跟蹤、噪聲、捕捉性能和穩(wěn)定性的研究上，不放在組合頻率的抑制上。它是在40年代初根據(jù)控制理論的線性伺服環(huán)路發(fā)展起來的，最早用于電視機的掃描同步電路，以減少噪聲對同步的影響，從而使電視的同步性得到重大改進。它主要是將含有噪聲的振蕩器放在鎖相環(huán)路內(nèi)，使它的相位鎖定在希望的信號上，從而使振蕩器本身的噪聲被抑制，使它的輸出頻譜大大提純。鎖相環(huán)頻率合成技術(shù)提供了一種從單個參考頻率獲得大量穩(wěn)定而準確的輸出頻率的方法，并且頻率輸出范圍寬，電路結(jié)構(gòu)簡單，成本低。但是鎖相環(huán)頻率合成技術(shù)也有它的問題，例如響應(yīng)慢就是它的固有缺點。由于它是采取閉環(huán)控制的，系統(tǒng)的輸出頻率改變后，重新達到穩(wěn)定的時間也比較長。所以鎖相環(huán)頻率合成器有非常低的頻率分辨率和轉(zhuǎn)換率。（3）直接數(shù)字頻率合成（DDS），為了取得更快的頻率轉(zhuǎn)換速度，隨著數(shù)字技術(shù)的發(fā)展，人們重新想到了直接合成法，出現(xiàn)了直接數(shù)字頻率合成器（DDS），導致了第二次頻率合成技術(shù)的飛躍，它是用數(shù)字計算機和數(shù)模變換器來產(chǎn)生信號，該技術(shù)出現(xiàn)于七十年代，從而揭開了頻率合成技術(shù)發(fā)展的新篇章，標志著頻率合成技術(shù)邁進了第三代。DDS技術(shù)是首先將相位以極小的間隔離散化，計算出正弦信號對應(yīng)于這些相位的幅度值，形成一個幅度--相位表，并存儲于DDS器件的ROM中，DDS工作時，利用數(shù)字方式累加相位，得到信號在該時刻的相位值，然后按一定的相位--幅度轉(zhuǎn)換算法在DDS的ROM中查表得到信號在該時刻的幅度值，最后將信號通過D/A變換和低通濾波器形成模擬正弦波或存儲波形的頻率合成技術(shù)。近年來隨著VLSI技術(shù)的進步，這種結(jié)構(gòu)獨特的頻率合成技術(shù)得到了充分的發(fā)展。同傳統(tǒng)的頻率合成技術(shù)相比，由于DDS主要通過簡單的加法、查表等數(shù)字信號處理得到所需信號，因此它具有頻率切換時間短、頻率分辨率高、相位變化連續(xù)、易實現(xiàn)對輸出信號的多種調(diào)制、全數(shù)字化便于集成等諸多優(yōu)點，使得DDS具有廣闊的應(yīng)用前景。盡管1971年Tierney就第一次提出了DDS的概念，但DDS的大發(fā)展及產(chǎn)品化是九十年代以來的事情。特別是隨著當前EDA技術(shù)的發(fā)展，為DDS的實現(xiàn)提供了更多種實現(xiàn)方式。除此之外，由于DDS是利用查表法來產(chǎn)生波形的，所以它也適用于任意波形發(fā)生器，這是DDS技術(shù)另一個非常重要的應(yīng)用。由于輸出帶寬窄和雜散抑制差一直是限制DDS發(fā)展的主要因素，所以研究高工作時鐘頻率和優(yōu)越雜散性能的DDS芯片成為DDS技術(shù)的另一個發(fā)展方向。采用GaAs技術(shù)輸出頻率可以在400MHz以上，但是輸出帶寬的逐步克服并沒有解決雜散的問題，通常只能達到-40到-50dBc。而一般的CMOS工藝的DDS芯片可達到-70到-90dBc，但輸出的頻率又不高，當采用倍頻或變頻提高其工作頻率時又會使雜散惡化。因此，如何抑制雜散仍然是高速DDS急需解決的問題。DDS設(shè)計的目標是在未來幾年內(nèi)研究出直接應(yīng)用雨微波頻段的DDS芯片，并且雜散抑制在90dB以上。（4）為了拓寬頻率合成器輸出信號的頻率，一種典型的頻率合成器稱為混合式頻率合成器（HybridFrequencySynthesis）應(yīng)運而生，就是將直接數(shù)字頻率合成（DDS）與傳統(tǒng)的鎖相頻率合成器（PLL）混合應(yīng)用，基本原理就是有DDS的輸出作為PLL的參考輸入，利用DDS較小的頻率步進來保證較小的輸出頻率間隔，而用PLL的寬頻帶特性來保證頻率覆蓋范圍，還可以選用較高的參考信號頻率來加快合成器頻率轉(zhuǎn)換時間，且設(shè)計簡單，容易實現(xiàn)。但是PLL的加入使得系統(tǒng)失去了DDS快速捷變的特點。使得輸出頻率步長與跳變速度成為一對矛盾。為解決這一矛盾的探索工作已在一些文獻中提到。由上可見，各類電子系統(tǒng)對信號源的要求越來越高，需要同時滿足低相噪、快捷變頻、高頻率分辨率、寬帶、小體積、低功耗等指標。由上面的分析可知，雖然這三種頻率合成方式都可以在某些指標上獲得理想的效果，但沒有一種方式可以滿足所有的技術(shù)要求，因此，如何能最大限度的實現(xiàn)這些參數(shù)成為研究的熱門課題。目前市場上性能優(yōu)越的DDS芯片層出不窮，Qualcomm公司推出了DDS系列Q2220、Q2230等，其中Q2368的時鐘頻率130MHz、分辨率0.03Hz、雜散-76dBc，變頻時間0.1s，Q2230，時鐘頻率85MHz，頻率間隔0.02Hz，頻率轉(zhuǎn)換時間0.1s，Sciteq公司推出了系列化DDS產(chǎn)品，其中ADS-431，時鐘頻率1.6GHz，可正交輸出，分辨率1Hz，雜散-45dBc，變頻時間30ns；美國stanford公司的STEL-2171,GaAs電路，時鐘1GHz，轉(zhuǎn)換時間0.25s，美國AnalogDevice公司也相繼推出了他們的DDS系列AD9850、AD9851可以實現(xiàn)線性調(diào)頻的AD9852，兩路正交輸出的AD9854以及以DDS為核心的QPSK調(diào)制器AD9853、數(shù)字上變頻器AD9856和AD9857。AD公司的DDS產(chǎn)品全部內(nèi)置了D/A變換器，稱為Complete-DDS，其中AD9854時鐘頻率300MHz，近端雜散抑制優(yōu)于-80dBc，遠端優(yōu)于-48dBc，相位噪聲-148dBc/Hz在10kHz，頻率跳變速度130ns，頻率分辨率1Hz，是目前市場上性能價格比較高的DDS器件之一。國內(nèi)惲小華教授，采用超高速的累加器、存儲器、DAC等研究的DDS頻率轉(zhuǎn)換時間達0.1s。由于DDS的諸多優(yōu)點，它得到了非常廣泛的應(yīng)用。在數(shù)字調(diào)制方面，它可以用來實現(xiàn)FSK，QPSK，8PSK等調(diào)制。在雷達頻率源方面，它可以實現(xiàn)多點，窄步長，高相噪的頻率源以及線性調(diào)頻頻率源。在擴頻通信方面，可實現(xiàn)CDMA/FH工作方式以及任意規(guī)律的調(diào)頻模式。所以，研究DDS在各個領(lǐng)域的應(yīng)用以及實現(xiàn)是一個非常有意義和前途的課題。1.3研究思路和方法（1）基于FPGA的DDS設(shè)計：基于FPGA的DDS信號發(fā)生器電路充分利用FPGA器件的快速性、外設(shè)的替代性，采用數(shù)字技術(shù)，通過對三種波形輸出進行控制，包括幅度控制和頻率控制電壓的控制，通過DAC0832轉(zhuǎn)換輸出、并將頻率與幅度的大小送LCD顯示等功能。同時對三種波形進行編輯。對鍵盤進行掃描判斷，進入相應(yīng)的功能程序。在各功能程序中，執(zhí)行相應(yīng)內(nèi)容，將控制字送到DAC0832進行轉(zhuǎn)換，從而對模擬波形的幅度進行控制，再經(jīng)過放大輸出。同時可以根據(jù)需要方便地實現(xiàn)各種比較復雜的調(diào)頻、調(diào)相和調(diào)幅功能，具有良好的實用性[[]潘松，黃繼業(yè)[]潘松，黃繼業(yè)．書名EDA技術(shù)與VHDL．第4版．北京：清華大學出版社，2013：16~17（2）MATLAB、DSPBuilder和QuartusII3個工具軟件聯(lián)合開發(fā)的設(shè)計[[][]潘松，黃繼業(yè)．書名EDA技術(shù)與VHDL．第4版．北京：清華大學出版社，2013：280~282利用DSPBuilder來完成基于EDA技術(shù)的復雜數(shù)字系統(tǒng)設(shè)計來完成基于EDA技術(shù)復雜數(shù)字系統(tǒng)設(shè)計的一個好處是，從系統(tǒng)建模表述、各級仿真，到硬件系統(tǒng)實現(xiàn)，直至硬件系統(tǒng)的測試，都可以不涉及任何硬件描述語言。整個設(shè)計過程中，對于硬件描述語言的生成和處理都在后臺進行。Altera公司自2002年推出的DSPBuilder則很好地解決了這些問題。DSPBuilder可以幫助設(shè)計者完成基于FPGA的不同類型的應(yīng)用系統(tǒng)設(shè)計。除了圖形化的系統(tǒng)建模外，DSPBuilder還可以自動完成大部分的設(shè)計過程和仿真，直至把設(shè)計文件下載至FPGA開發(fā)板上。利用MATLAB與DSPBuilder進行模塊設(shè)計也是SOPC技術(shù)的一個組成部分。盡管DSPBuilder將MATLAB的系統(tǒng)模型文件只能轉(zhuǎn)換為VHDL，但由于整個設(shè)計流程用戶都不必與硬件描述語言直接接觸，所有設(shè)計環(huán)節(jié)和整個EDA設(shè)計流程都在MATLAB層次上進行，從而使設(shè)計者完全避開了HDL，卻又能完美地完成復雜的硬件數(shù)字系統(tǒng)的設(shè)計和實現(xiàn)。相關(guān)理論2.1DDS理論DDS的理論基礎(chǔ)是Shannon抽樣定理。抽樣定理內(nèi)容是：當抽樣頻率大于等于模擬信號頻率的2倍時，可以由抽樣得到的離散信號無失真地恢復原始信號。在DDS中，這個過程被顛倒過來了。DDS不是對一個模擬信號進行抽樣，而是一個假定抽樣過程已經(jīng)發(fā)生且抽樣的值已經(jīng)量化完成，如何通過某種映射把已經(jīng)量化的數(shù)值送到D/A及后級的LPF重建原始信號的問題。圖2.1DDS原理框圖正弦輸出的DDS原理框圖如圖2.1所示。圖中的系統(tǒng)時鐘及參考頻率源為高穩(wěn)定度的晶體振蕩器，其輸出用于DDS中各器件同步工作。DDS

工作時，頻率控制字FCW在每一個時鐘周期內(nèi)與相位累加器累加一次，得到的相位值（0~2π）在每一個時鐘周期內(nèi)以二進制碼的形式去尋址正弦查詢表ROM，將相位信息轉(zhuǎn)變成相應(yīng)的數(shù)字化正弦幅度值，ROM輸出的數(shù)字化波形序列再經(jīng)數(shù)模轉(zhuǎn)換器（DAC）實現(xiàn)量化數(shù)字信號到模擬信號的轉(zhuǎn)變，最后DAC輸出的階梯序列波通過低通濾波器（LPF）平滑濾波后得到一個純凈的正弦信號。DDS的頻率分辨率為：2.1DDS的輸出頻率為

:2.2式中(2.2)中：f0為DDS的輸出頻率；fr為參考時鐘頻率；N為相位累加器長度位數(shù)；K為頻率控制字。通常，相位累加器位數(shù)較大，例如N=32或48，故用DDS技術(shù)能得到較高的頻率分辨率。從數(shù)學模型角度分析，DDS是一個離散時間序列到模擬波形信號（通常為階梯波）的轉(zhuǎn)換器。所謂理想條件是指不考慮工程實現(xiàn)過程中各因素影響,僅把DDS看作是一個數(shù)模轉(zhuǎn)換器。

假設(shè)系統(tǒng)時鐘重復頻率為fr，輸出為單一點頻頻率f0，其他物理量如圖2.1。則理想DDS的輸出序列為2.3利用Fourier變換，可得起輸出頻譜為2.4輸出的采樣頻譜如圖2.2所示圖2.2理想DDS輸出頻譜結(jié)構(gòu)由圖2可知，理想DDS的輸出信號頻譜以Sinc函數(shù)為包絡(luò)，輸出信號包含以下頻率分量：f=nfr±f0。當n=0時，取得頻率控制字K對應(yīng)的理想輸出頻率f0。雜散分量fr-f0對輸出信號質(zhì)量影響最為嚴重。當f0趨近于fr/2時，fr?fo也趨向于fr/2，兩者很難區(qū)分開，信號質(zhì)量無保證。為了使低通濾波器有效地濾出雜散，f0一般小于2fr/5。雜散頻率主要指輸出頻率中的離散寄生分量。DDS的雜散產(chǎn)生原因包括3個方面：①DDS的相位截斷效應(yīng)；②數(shù)模轉(zhuǎn)換器的量化噪聲；③數(shù)模轉(zhuǎn)換器的非線性效應(yīng)。DDS的特點有三：DDS的頻率分辨率在相位累加器的位數(shù)N足夠大的時候，理論上可以獲得相應(yīng)的分辨精度，這是傳統(tǒng)方法難以實現(xiàn)的。DDS是一個全數(shù)字結(jié)構(gòu)的開環(huán)系統(tǒng)，無反饋環(huán)節(jié)，因此速度極快，一般在毫、微秒量級。DDS的相位誤差主要依賴于時鐘的相位特性，相位誤差小。此外DDS的相位是連續(xù)變化的，形成的信號具有良好的頻譜，傳統(tǒng)的直接頻率合成方法無法實現(xiàn)。2.2相關(guān)器件FPGA半導體工藝的持續(xù)進步帶動芯片技術(shù)的迅猛發(fā)展，現(xiàn)場可編程門陣列(FPGA)成為這一領(lǐng)域的佼佼者，高性能、低成本、高可靠以及現(xiàn)場可編程等特點確保FPGA成功應(yīng)用于計算機、通信、航空航天及消費類電子產(chǎn)品等廣泛領(lǐng)域。FPGA是英文FieldProgrammableGateArray的縮寫，即現(xiàn)場可編程門陣列，它是在PAL.GAL.EPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA采用了邏輯單元陣列LCA(LogicCellArray)這樣一個新概念，內(nèi)部包括可配置邏輯模塊CLB(ConfigurableLogicBlock)、輸出輸入模塊IOB(InputOutputBlock)和內(nèi)部連線(Interconnect)三個部分。FPGA的基本特點主要有:(l)規(guī)模越來越大。隨著VLSI(VeryLargeScaleIC，超大規(guī)模集成電路)工藝的不斷提高，單一芯片內(nèi)部可以容納上百萬個晶體管，F(xiàn)PGA芯片的規(guī)模也越來越大。單片邏輯門數(shù)已達百萬，如XilinxViretx-11xc2v8000己經(jīng)達到800萬門的規(guī)模。(2)開發(fā)過程投資小。FPGA芯片在出廠之前都做過百分之百的測試，而且FPGA設(shè)計靈活，發(fā)現(xiàn)錯誤時可以直接更改設(shè)計，減少了投片風險，節(jié)省了許多潛在的花費。(3)FPGA一般可以反復地編程、擦寫。在不改變外圍電路地情況下，設(shè)計不同片內(nèi)邏輯就能實現(xiàn)不同的電路功能。所以，用FPGA試制功能樣機，能以最快的速度占領(lǐng)市場。甚至在有些領(lǐng)域，因為相關(guān)標準協(xié)議發(fā)展太快，設(shè)計ASIC可能跟不上技術(shù)的更新，只能用FPGA來完成系統(tǒng)的研制和開發(fā)。(4)保密性好。在某些場合下，根據(jù)要求選用防止反向技術(shù)的FPGA，能很好地保護系統(tǒng)的安全性和設(shè)計者的知識產(chǎn)權(quán)。(5)FPGA開發(fā)工具智能化，功能強大?，F(xiàn)在FPGA開發(fā)工具種類繁多、智能化高、功能強大。應(yīng)用各種工具可以完成從輸入、綜合、實現(xiàn)到配置芯片等一系列功能。還有很多工具可以完成對設(shè)計的仿真、優(yōu)化、約束和在線調(diào)試等功能?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進入工作狀態(tài)。掉電后，F(xiàn)PGA恢復成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當需要修改FPGA功能時，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。雖然目前各大芯片制造廠商都相繼推出采用先進CMOS工藝生產(chǎn)的高性能和多功能的DDS芯片(其中應(yīng)用較為廣泛的是AD公司的AD985X系列)，為電路設(shè)計者提供了多種選擇。但是用FPGA實現(xiàn)DDS技術(shù)在某些方面存在著DDS芯片不能取代的優(yōu)勢，用FPGA實現(xiàn)DDS技術(shù)比較靈活，可以產(chǎn)生多種調(diào)制方式，多種組合方式，并且可以實現(xiàn)多個DDS芯片的功能，更加集成。專用的DDS芯片在控制方式、置頻速率等方面與系統(tǒng)的要求差距很大，這時如果用高性能的FPGA器件設(shè)計符合自己需要的DDS電路就是一個很好的解決方法，而且還可以降低外國對高性能DDS芯片禁運的風險。CycloneIII：CycloneIIIFPGA含有5K至120K邏輯單元(LE)，288個數(shù)字信號處理(DSP)乘法器，存儲器達到4Mbits。CycloneIII系列比前一代產(chǎn)品每邏輯單元成本降低20%，使設(shè)計人員能夠更多地在成本敏感的應(yīng)用中使用FPGA。利用TSMC的65nm低功耗(LP)工藝，CycloneIIIFPGA提供豐富的邏輯、存儲器和DSP功能，功耗更低。在可編程邏輯發(fā)展歷史中，CycloneIIIFPGA比其他低成本FPGA系列能夠支持實現(xiàn)更多應(yīng)用。圖2.3系統(tǒng)分析與設(shè)計3.1總體設(shè)計DDS工作流程示意圖圖3.1相位累加器由32位加法器32位寄存器構(gòu)成。每來一個CLOCK，加法器就將頻率控制字fword與累加寄存器輸出的累加相位數(shù)據(jù)相加，相加的結(jié)果又反饋送至累加寄存器的數(shù)據(jù)輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時鐘作用下，不斷對頻率控制字進行線性相位累加。由此，相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)作為波形存儲器的相位取樣地址，這樣就可把存儲在波形存儲器內(nèi)的波形抽樣值進行找表查出，完成相位到幅值的轉(zhuǎn)換。3.2各模塊設(shè)計相位累加器：由32位加法器32位寄存器構(gòu)成；SINROM：可直接從FPGA的LPM的宏模塊中定制和調(diào)用；8通道的DAC：如圖3.2所示圖3.2本設(shè)計不涉及低通過濾波器。

硬件設(shè)計4.1實體設(shè)計圖4.1由圖4.1所示，該DDS正弦信號發(fā)生器由相位累加器、ROM、DAC數(shù)模轉(zhuǎn)換器構(gòu)成，而相位累加器是由32位的加法器和32位的移位寄存器構(gòu)成。整個實體輸入端口為FWORD：8位頻率控制輸入；INRESET:重置；CLK:時鐘端口。整個實體輸出端口為FOUT:10位的信號輸出。而實體的原理圖如圖4.2所示圖4.24.2子系統(tǒng)設(shè)計（1）相位累加器由32位的加法器和32位的移位寄存器構(gòu)成，32位的加法器由2個2位的加法器封裝成4位加法器；然后由2個封裝好的4位的加法器構(gòu)成8位加法器；然后由4個封裝好的8位加法器構(gòu)成32位加法器。具體情況如圖5.2、5.3、5.4圖4.32個2位的加法器封裝成4位加法器圖4.42個封裝好的4位的加法器構(gòu)成8位加法器圖4.54個封裝好的8位加法器構(gòu)成32位加法器32位移位寄存器:VHDL語句：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYD32ISPORT(D:INSTD_LOGIC_VECTOR(31DOWNTO0);CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(31DOWNTO0));ENDENTITYD32;ARCHITECTUREARTOFD32ISBEGIN PROCESS(CLK)ISBEGINIF(CLK'EVENTANDCLK='1')THENQ<=D;ENDIF;ENDPROCESS;ENDARCHITECTUREART;封裝之后的實體仿真圖為圖4.6（2）SINROM可以直接從FPGA的BlockDiagram中定制調(diào)用，定制、調(diào)用、封裝后其具體VHDL語句：LIBRARYieee;USEieee.std_logic_1164.all;LIBRARYlpm;USElpm.all;ENTITYsin_romIS PORT (address :INSTD_LOGIC_VECTOR(9DOWNTO0); inclock :INSTD_LOGIC; q :OUTSTD_LOGIC_VECTOR(9DOWNTO0) );ENDsin_rom;ARCHITECTURESYNOFsin_romISSIGNALsub_wire0 :STD_LOGIC_VECTOR(9DOWNTO0);COMPONENTlpm_romGENERIC(intended_device_family :STRING; lpm_address_control :STRING; lpm_file :STRING; lpm_outdata :STRING; lpm_type :STRING; lpm_width :NATURAL; lpm_widthad :NATURAL );PORT( address :INSTD_LOGIC_VECTOR(9DOWNTO0); inclock :INSTD_LOGIC; q :OUTSTD_LOGIC_VECTOR(9DOWNTO0) );ENDCOMPONENT;BEGIN q<=sub_wire0(9DOWNTO0); lpm_rom_component:lpm_rom GENERICMAP( intended_device_family=>"CycloneIII", lpm_address_control=>"REGISTERED", lpm_file=>"../rom/LUT10X10.mif", lpm_outdata=>"UNREGISTERED", lpm_type=>"LPM_ROM", lpm_width=>10, lpm_widthad=>10 )PORTMAP( address=>address, inclock=>inclock, q=>sub_wire0 );ENDARCHITECTURESYN;其中儲存器初始化文件[[]潘松，黃繼業(yè)．書名EDA技術(shù)與VHDL．第4[]潘松，黃繼業(yè)．書名EDA技術(shù)與VHDL．第4版．北京：清華大學出版社，2013：347~348封裝好之后的仿真圖像為圖4.7（3）DAC數(shù)模轉(zhuǎn)換器VHDL語句設(shè)計：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitydac_dsisport(reset:instd_logic;dclk:instd_logic;din:instd_logic_vector(7downto0);--Signedintegerdout:outstd_logic_vector(9downto0));enddac_ds;architecturearch_dac_dsofdac_dsissignalerror:std_logic_vector(9downto0);--Erroraccumulatoris2bitslargerconstantzeros:std_logic_vector(7downto0):=(others=>'0');beginprocess(reset,dclk,din)variableval:std_logic_vector(9downto0);beginifreset='1'thenerror<=(others=>'0');dout<="0000000000";elsifdclk'eventanddclk='1'then--val:=din+error;dinissignextendedtonbits+2val:=(din(din'high)&din(din'high)&din)+error;ifval(val'high)='0'thendout<="0000000001";error<=val+("11"&zeros);elsedout<="0000000000";error<=val+("01"&zeros);endif;endif;endprocess;endarch_dac_ds;封裝好之后的仿真圖為圖4.8軟件設(shè)計5.1設(shè)計流程以MATLAB09a的Simulink為設(shè)計平臺、以DSPBuilder為中間媒介、而將QuartusII作為底層設(shè)計工具置于后臺設(shè)計DDS。DSPBuilder依賴于MathWorks公司的數(shù)學分析工具MATLAB/Simulink，以Simulink的Blockset出現(xiàn)。可以在Simulink中進行圖形化設(shè)計和仿真，同時又通過SignalCompiler把MATLAB/Simulink的模型設(shè)計文件（.mdl）轉(zhuǎn)換成相應(yīng)的硬件描述語言VHDL設(shè)計文件，以及用于控制綜合與變異的TCL腳本。對于綜合以及此后的處理都由QuartusII來完成。利用MATLAB/Simulink、DSPBuilder和QuartusII進行設(shè)計有兩套設(shè)計流程，即自動流程和手動流程（本設(shè)計采用自動設(shè)計流程）。基于這些設(shè)計流程圖如圖5.1所示圖5.15.2程序設(shè)計在安裝好MATLAB09a和DSPBuilder9.0之后并完成破解之后，DSPBuilder會自動對MATLAB09a和QuartusII進行自動關(guān)聯(lián)。當所有軟件準備就緒之后打開MATLAB09A的Simulink庫，將Simulink庫中的Sinks庫中的示波器模塊Scope和Source庫中的Step模塊拖到已經(jīng)建立好的模型窗口中，如圖5.2所示圖5.2然后在通過安裝、破解DSPBuilder而產(chǎn)生的AlteraDSPBuilderBlockest庫中分別找到SignalCompiler模塊、IncrementDecrement模塊（之后改名為IncCount按圖5.3設(shè)置參數(shù)）、SinLUT模塊（之后按圖5.4設(shè)置參數(shù)）、Delay模塊（之后改名為Delay1按圖5.5設(shè)置參數(shù)）、Input模塊（之后改名為sinCtrl）、Product模塊（之后改名為Product1按圖5.6設(shè)置參數(shù)）、Output模塊（之后改名為sinOt按圖5.7設(shè)置參數(shù)），將它們?nèi)客先肽Ｐ痛翱谥信c原來的示波器模塊Scope和Step連接成正弦信號發(fā)生模塊如圖5.8所示圖5.3圖5.4

圖5.5圖5.6

圖5.7圖5.8之后甚至可以將其改進為無符號輸出電路如圖5.9圖5.95.3QuartusII直接調(diào)用DSPBuilder生成的VHDL文件用軟件畫好電路圖5.9之后，進行SignalCompiler設(shè)置,選擇好芯片，并設(shè)置好參數(shù)如圖5.10圖5.10點擊圖5.11中的Compiler，則自動把模型文件MDL轉(zhuǎn)換成VHDL（原先模型文件存放的文件夾目錄中），并經(jīng)過綜合和適配產(chǎn)生目標代碼。圖5.11此時打開QuartusII,從中找到.mdl文件生成的.qpf（QII的工程文件）如圖5.12圖5.12對自動生成的工程進行編譯，編譯成功之后可得其RTL仿真圖形如圖5.13、5.14圖5.13圖5.14

仿真調(diào)試和結(jié)果分析6.1仿真調(diào)試硬件仿真調(diào)試：圖6.1MATLAB仿真調(diào)試：圖6.2DSPBuilder生成的VHDL文件的仿真調(diào)試：圖6.3圖6.46.2仿真結(jié)果分析硬件仿真結(jié)果分析：INREST為低電平有