ZYNQ平臺(tái)架構(gòu)AXI總線(xiàn)協(xié)議及部分可重構(gòu)配置

ZYNQ平臺(tái)架構(gòu)及配置1

2目錄一、ZYNQ平臺(tái)的硬件架構(gòu)二、AXI協(xié)議三、ZYNQ的部分可重構(gòu)配置22024/7/23ZYNQ平臺(tái)的硬件架構(gòu)3

2背景簡(jiǎn)介42024/7/23背景簡(jiǎn)介ZYNQ7000系列ARM+FPGA結(jié)構(gòu)XILINX傳統(tǒng)FPGA的局限性？52024/7/23ZYNQ平臺(tái)的硬件架構(gòu)架構(gòu)：1、PS（處理器系統(tǒng)）（流程控制等串行設(shè)計(jì)）2.PL（可編程邏輯）（并行算法設(shè)計(jì)）62024/7/23ZYNQ平臺(tái)的硬件架構(gòu)PS由四塊組成：1、APU(應(yīng)用處理單元)2、內(nèi)存接口3、IO外設(shè)（USB2.0、Ethernet、CAN、SPI、UART、IIC.SD/SDIO、GPIO）4、互連線(xiàn)（APU、IOP和內(nèi)存單元相互連接，并通過(guò)一個(gè)多層的AXI互連線(xiàn)與PL連接）72024/7/23ZYNQ平臺(tái)的硬件架構(gòu)APU結(jié)構(gòu)1、ACP2、SCU3、Cortex-A9(x2)4.L132KB（I/D）共享L2512KB82024/7/23ZYNQ平臺(tái)的硬件架構(gòu)內(nèi)存接口92024/7/23ZYNQ平臺(tái)的硬件架構(gòu)IO外設(shè)RGMII接口102024/7/23ZYNQ平臺(tái)的硬件架構(gòu)AXI總線(xiàn)架構(gòu)AXI_HP用于PL的四個(gè)高性能、高帶寬主接口,位寬可配64/32,可訪問(wèn)PS的DDR3控制器和PS的片上RAM資源AXI_GP四個(gè)通用接口（兩主兩從）,每個(gè)位寬32,可訪問(wèn)PS的DDR3控制器,PS片上RAM資源和其他從設(shè)備AXI_ACP用于PL的一個(gè)加速一致性主端口,提供快速訪問(wèn)CPU,可選的L1或L2緩存一致性112024/7/23ZYNQ平臺(tái)的硬件架構(gòu)PL組成：1、可配置邏輯塊(CLB)2、36KB塊BRAM3、數(shù)字信號(hào)處理DSP48E1Slice4、可編程IO5、時(shí)鐘管理6.XADC122024/7/23ZYNQ平臺(tái)的硬件架構(gòu)可編程IO132024/7/23ZYNQ平臺(tái)的硬件架構(gòu)XADC模塊142024/7/23XADC模塊ZYNQ平臺(tái)的硬件架構(gòu)152024/7/23ZYNQ平臺(tái)的硬件架構(gòu)162024/7/23AXI協(xié)議

AXI4.0是ARM公司提出的AMBA3.0協(xié)議的升級(jí)版,是一種高性能、高帶寬、低延遲的片內(nèi)總線(xiàn)。172024/7/23AXI協(xié)議

AXI協(xié)議具有如下特點(diǎn):總線(xiàn)的地址/控制和數(shù)據(jù)通道是分離的；支持不對(duì)齊的數(shù)據(jù)傳輸；在突發(fā)傳輸中，只需要首地址；同時(shí)具有分離讀/寫(xiě)數(shù)據(jù)通道；更加容易進(jìn)行時(shí)序收斂。182024/7/23通道介紹AXI接口具有5個(gè)獨(dú)立通道:寫(xiě)地址通道（Writeaddresschannel，AW）；寫(xiě)數(shù)據(jù)通道（Writedatachannel，W）；寫(xiě)響應(yīng)通道（Writeresponsechannel，B）；讀地址通道（Readaddresschannel，AR）；讀數(shù)據(jù)通道（Readdatachannel，R）；每個(gè)通道都是一個(gè)獨(dú)立的AXI握手協(xié)議。192024/7/23READY/VALID握手機(jī)制每個(gè)通道都有一對(duì)VALID/READY信號(hào)發(fā)送方用VALID指示什么時(shí)候數(shù)據(jù)或控制信息是有效的；接收方用READY指示可以接收數(shù)據(jù)或控制信息。傳輸發(fā)生在VALID和READY信號(hào)同時(shí)為高的時(shí)候。通道之間的關(guān)系:各個(gè)通道都可以獨(dú)立握手，相互之間的關(guān)系是靈活的；讀數(shù)據(jù)必須總是跟在與其數(shù)據(jù)相關(guān)聯(lián)的地址之后；寫(xiě)響應(yīng)必須總是跟在與其相關(guān)聯(lián)的寫(xiě)交易的最后出現(xiàn)。202024/7/23READY/VALID握手機(jī)制讀交易中的握手之間的依賴(lài)關(guān)系寫(xiě)交易中的握手之間的依賴(lài)關(guān)系212024/7/23讀交易過(guò)程222024/7/23寫(xiě)交易過(guò)程232024/7/23讀猝發(fā)交易讀猝發(fā)交易過(guò)程中典型信號(hào)的交互過(guò)程242024/7/23寫(xiě)猝發(fā)交易寫(xiě)猝發(fā)交易過(guò)程中典型信號(hào)的交互過(guò)程252024/7/23重疊猝發(fā)交易重疊猝發(fā)交易過(guò)程中典型信號(hào)的交互過(guò)程262024/7/23AXI互聯(lián)AXI互聯(lián)結(jié)構(gòu)模型包括:直通模式只轉(zhuǎn)換模式N-1互聯(lián)模式1-N互聯(lián)模式N-M互聯(lián)模式272024/7/23互聯(lián)模式直通模式只轉(zhuǎn)換模式N-1互聯(lián)模式1-N互聯(lián)模式282024/7/23N-M互聯(lián)模式共享寫(xiě)和讀地址仲裁結(jié)構(gòu)292024/7/23N-M互聯(lián)模式稀疏互聯(lián)寫(xiě)和讀數(shù)據(jù)通道302024/7/23PartialReconfigurationinZynqBasedonmodulesBasedondiversities312024/7/23PartialReconfigurationinZynqWhatProblemsDoesItSolve?Systemcost,size,andpowerconstraints?MultiplexhardwarefunctionsEvolvingprotocolandindustrystandards?ReprogramabilityasstandardsevolveMissioncriticaluptime?UpdateontheflywhilesystemstillrunningLongdesignimplementationcycletimes?Acceleratedevelopmentwithfocusonreconfigurablepartition322024/7/23SomeTerminologyReconfigurablePartition(RP)ThephysicallocationofFPGAresourcesselectedforpartialreconfigurationStaticlogicEverythingbuttheRP(s)Thepartofthedesignthatdoesn’tchangeReconfigurableModule(RM)LogicthatlivesintheRP?Definedbyhardwareinterfacesandports?FunctionalvariantsforassociatedRP?Differentprotocol,task,filter,etc.332024/7/23DesignFlowStructurethedesign?Separatefunctionsintohierarchicalblocks?Identifyfunctionstobemadeintopartitions?IdentifysetofsignalsthatwillbecomeRPinterface342024/7/23DesignFlow?Synthesize?Bottom-up?Static“top”andRMssynthesizedseperately352024/7/23DesignFlowAssemblestaticdesignwithRMvariants?RMsreplaceblackboxesinstatic“top”362024/7/23DesignFlowFloorplantheRPsandrunDRCs?Defineregionsandlogicresourcestobeincluded372024/7/23DesignFlowImplementation?Configurationsforstaticlogicandallreconfigurablemodules?Repeatforallmodules382024/7/23DesignFlowVerifyallconfigurations?Ensurethatstaticportionsmatchidentically392024/7/23DesignConsiderationsVivadostoresdesigndataincheckpoints?Savefulldesignasaconfigurationcheckpointforbitstreamcreation?RMscanalsobestoredastheirowncheckpoints?Savestatic-onlycheckpointtobereusedacrossmultipleconfigurations?Routedstaticcheckpointcanremainopeninmemory ?Resultsarelockedattheroutinglevel402024/7/23DesignConsiderations412024/7/23DesignConsiderationsPartitionPinsarejunctionsbetweenstaticandreconfiguredlogic?Interfacewirescanbebrokenatinterconnecttilesite?Anchormid-routebetweenstaticandreconfigurablelogic?Nooverheadatreconfigurablepartitioninterface422024/7/23DesignConsiderations432024/7/23NotEve