EDA技術(shù)與應(yīng)用智慧樹(shù)知到期末考試答案章節(jié)答案2024年山東科技大學(xué)

EDA技術(shù)與應(yīng)用智慧樹(shù)知到期末考試答案+章節(jié)答案2024年山東科技大學(xué)FPGA集成度和復(fù)雜度高于CPLD，所以FPGA可實(shí)現(xiàn)簡(jiǎn)單和低成本的邏輯電路設(shè)計(jì)，而CPLD適合復(fù)雜邏輯電路設(shè)計(jì)。（）

答案:錯(cuò)同一個(gè)verilog文件中，多次使用$monitor系統(tǒng)任務(wù)，只最后一個(gè)效。（）

答案:對(duì)FPGA的基本結(jié)構(gòu)是乘積項(xiàng)選擇矩陣。（）

答案:錯(cuò)時(shí)序邏輯的輸出不但取決于狀態(tài)還取決于輸入的狀態(tài)機(jī)稱之為Mealy狀態(tài)機(jī)。（）

答案:對(duì)阻塞賦值的符號(hào)是＜=，非阻塞賦值的符號(hào)是=。（）

答案:錯(cuò)獨(dú)熱碼狀態(tài)編碼方式消耗更多位的寄存器資源，更易產(chǎn)生電路毛刺，使應(yīng)盡量避免使用。（）

答案:錯(cuò)假設(shè)a=4’b1001，則{3{a}}=12’b100110_011001。（）

答案:對(duì)常用的PLD都是從與或陣列和門(mén)陣列兩類基本結(jié)構(gòu)發(fā)展而來(lái)的。（）

答案:對(duì)完整的條件賦值語(yǔ)句將產(chǎn)生組合電路。（）

答案:對(duì)在case語(yǔ)句中至少要有一條default語(yǔ)句。（）

答案:對(duì)關(guān)于always語(yǔ)句，說(shuō)法正確的是（）

答案:任何在always塊中被賦值的變量都必須是reg型程序段如下：wire[3:0]B;regC;assignB=4’b1010;C=&B;則C的值是（）

答案:1’b0下列表示左移兩位的正確的是（）

答案:A＜＜2以下運(yùn)算符中哪個(gè)可以進(jìn)行按位與運(yùn)算（）

答案:&下列標(biāo)示符中，不合法的標(biāo)示符是（）。

答案:6_moonalways#5pll_ref_clk=~pll_ref_clk;該句中的時(shí)鐘周期為（）。

答案:10大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，下列對(duì)CPLD結(jié)構(gòu)與工作原理的描述中，正確的是：（）。

答案:在Xilinx公司生產(chǎn)的器件中，XC9500系列屬CPLD結(jié)構(gòu)下列那個(gè)流程是正確的基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程（）：

答案:原理圖/HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測(cè)試下列數(shù)字表示正確的是（）

答案:8’d16下面關(guān)于綜合的說(shuō)法，錯(cuò)誤的是（）

答案:綜合可以理解為一種映射過(guò)程，并且這種映射關(guān)系是唯一的下列關(guān)于循環(huán)語(yǔ)句說(shuō)法正確的是（）

答案:for循環(huán)語(yǔ)句可以被這樣理解：for(循環(huán)變量賦初值;循環(huán)執(zhí)行條件;循環(huán)變量增值)循環(huán)體語(yǔ)句的語(yǔ)句塊;仿真時(shí)$displayb(4'b1010＞=4'b1x10)的輸出結(jié)果為（）

答案:xalwaysbegin#10clock=0;#20clock=~clock;end產(chǎn)生的波形（）。

答案:占空比為2/3在Verilog中always塊語(yǔ)句中的語(yǔ)句是（）語(yǔ)句。

答案:順序關(guān)于reg[7:0]mem[15:0]說(shuō)法正確的是（）

答案:mem是位寬為8的存儲(chǔ)器IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位，以HDL方式提供的IP被稱為：（）。

答案:軟IP；在VerilogHDL語(yǔ)言中的位拼接運(yùn)算符是（）

答案:{}下面關(guān)于函數(shù)與任務(wù)的描述，錯(cuò)誤的是（）

答案:函數(shù)定義中可以沒(méi)有輸入?yún)?shù)，只有輸出inout端口可以定義成下列哪種數(shù)據(jù)類型（）。

答案:net類型對(duì)語(yǔ)句“assignout=#5in;”仿真時(shí)，若t時(shí)刻，in=1,out=0;t+2時(shí)刻時(shí)，in=0;則t+6時(shí)刻時(shí)，out值為（）

答案:1關(guān)于端口說(shuō)法正確的是（）

答案:輸入端口只能是net型下列選項(xiàng)說(shuō)法錯(cuò)誤的是()。

答案:過(guò)程塊中的語(yǔ)句一定是可綜合的下面不屬于TestBench功能的是（）。

答案:為待測(cè)電路設(shè)置傳輸延時(shí)下列程序段無(wú)語(yǔ)法錯(cuò)誤的是()

答案:If(a＞b)beginout1＜=int1;out2＜=int2;end在Verilog中宏定義‘definesuma+b+c，下列宏定義使用正確的是（）。

答案:Out=`sum+d;Reg類型的數(shù)組通常用于描述存儲(chǔ)器，reg[15:0]mem[1023:0];定義存儲(chǔ)器中每一個(gè)存儲(chǔ)單元的位數(shù)是（）。

答案:161、關(guān)于系統(tǒng)任務(wù)的說(shuō)法，錯(cuò)誤的是

答案:$write用來(lái)將輸出信息打印到文件中關(guān)于過(guò)程塊以及過(guò)程賦值描述中，下列正確的是（）。

答案:在過(guò)程賦值語(yǔ)句中表達(dá)式左邊的信號(hào)一定是寄存器類型；3、下面的代碼綜合后，存在幾個(gè)觸發(fā)器？（A）modulereg_test(clk,in1,out1);inputclk;inputin1;outputout1;regreg1,reg2,reg3,out1;always@(in1)beginreg1=in1;reg2=reg1;reg3=reg2;out1=reg3;endendmodule

答案:0下列case語(yǔ)句正確的是（）

答案:case(rega)16’d0:result=4b’0111;16’d1:result=4b’1011;16’d2:result=4b’1101;16’d3:result=4b’1110;endcase下面的代碼，會(huì)生成級(jí)聯(lián)電路。moduletest(SEL,A,B,C,D,Y);input[1:0]SEL;inputA,B,C,D;outputY;regY;always@(SEL,A,B,C,D)beginif(SEL==2'b00)Y=A;elseif(SEL==2'b01)Y=B;elseif(SEL==2'b10)Y=C;elseY=D;endendmodule（）

答案:錯(cuò)下面的代碼不會(huì)生成多余的鎖存器。moduletest(out1,a,b,c,sel);inputa,b,c;outputout1;input[1:0]sel;regout1;always@(aorborcorsel)beginif(sel==2'b10)out1=a;elseif(sel==2'b01)out1=b;elseif(sel==2'b11)out1=c;endendmodule（）

答案:錯(cuò)下面的代碼不存在RTL與綜合后門(mén)級(jí)網(wǎng)表仿真不一致問(wèn)題。modulecompare(equal,a,b);parametersize=1;outputequal;input[size-1:0]a,b;regequal;always@(*)beginequal=(a==b);endendmodule（）

答案:對(duì)下面哪一項(xiàng)不是狀態(tài)轉(zhuǎn)移圖的組成元素（）

答案:信號(hào)位寬對(duì)于狀態(tài)較多的有限狀態(tài)機(jī)，使用格雷碼編碼方式相對(duì)二進(jìn)制編碼方式可能會(huì)消耗更少的寄存器資源。（）

答案:錯(cuò)下面關(guān)于有限狀態(tài)機(jī)的說(shuō)法，錯(cuò)誤的是（）

答案:有限狀態(tài)機(jī)只能是moore型有限狀態(tài)機(jī)或者mealy型有限狀態(tài)機(jī)中的一種關(guān)于有限狀態(tài)機(jī)三段式描述方法與二段式描述方法的區(qū)別，錯(cuò)誤的（）

答案:三段式描述方法實(shí)在二段式描述方法的基礎(chǔ)上增加了部分代碼關(guān)于函數(shù)與任務(wù)，描述錯(cuò)誤的是（）

答案:函數(shù)可以嵌套調(diào)用函數(shù)，而任務(wù)不能嵌套調(diào)用任務(wù)關(guān)于系統(tǒng)任務(wù)的說(shuō)法，錯(cuò)誤的是（）

答案:$write用來(lái)將輸出信息打印到文件中關(guān)于TestBench的描述，錯(cuò)誤的是（）

答案:TestBench使用硬件描述語(yǔ)言進(jìn)行編寫(xiě)，可被綜合成硬件電路可以使用defpara或者parameter語(yǔ)句將某一變量定義為參數(shù)。（）

答案:錯(cuò)vcd、fsdb、wlf等格式的文件都是波形文件。（）

答案:錯(cuò)由nand門(mén)可構(gòu)建出所有數(shù)字邏輯。（）

答案:對(duì)仿真中，下述clk信號(hào)值變化，將觸發(fā)上升沿事件的有：（）。

答案:Z1;0Z;01Latch是邊沿敏感，DFF是電平敏感。（）

答案:錯(cuò)DFF是Verilog語(yǔ)言的內(nèi)建原語(yǔ)，可以直接例化使用。（）

答案:錯(cuò)always@()語(yǔ)法中，敏感列表不完整，可能導(dǎo)致仿真與綜合結(jié)果不一致。（）

答案:對(duì)基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程為：原理圖/HDL文本輸入→（）→綜合→適配→時(shí)序仿真→編程下載→硬件測(cè)試。

答案:功能仿真（）是EDA設(shè)計(jì)流程的關(guān)鍵步驟。

答案:綜合在EDA中，IP的中文含義是（）

答案:知識(shí)產(chǎn)權(quán)核IP核在EDA技術(shù)和開(kāi)發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語(yǔ)言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為（）

答案:軟IPEPF10K20TC144-4具有（）個(gè)管腳

答案:144CPLD的可編程是主要基于什么結(jié)構(gòu)（）。

答案:與或陣列可編程FPGA結(jié)構(gòu)一般分為三部分：可編程邏輯塊（CLB）、可編程I/O模塊和可編程內(nèi)部連線。（）

答案:對(duì)大規(guī)?？删幊唐骷饕蠪PGA、CPLD兩類，其中CPLD通過(guò)（）實(shí)現(xiàn)其邏輯功能。

答案:查找表（LUT）FPGA基于SRAM結(jié)構(gòu)，每次上電后需要一次配置。（）

答案:對(duì)Modelsim中，為禁用其優(yōu)化，可以在命令行上添加-novopt選項(xiàng)。（）

答案:對(duì)vsim仿真時(shí)，是從物理庫(kù)開(kāi)始查找模塊。（）

答案:錯(cuò)常見(jiàn)的數(shù)字仿真器有（）

答案:VCS;Iverilog;IUS;Modelsim目前modelsim可以在包含中文的路徑中正常執(zhí)行。（）

答案:錯(cuò)假設(shè)design為T(mén)OP.v，頂層模塊名為T(mén)OP；TestBench為T(mén)OP_TB.v，頂層模塊名為T(mén)OP_TB，則完整寫(xiě)出Modelsim仿真該設(shè)計(jì)所用命令為vlibmywork（）

答案:錯(cuò){4{a}}等于（）

答案:{a