EDA技術(shù)湖南文理學(xué)院智慧樹知到期末考試答案章節(jié)答案2024年湖南文理學(xué)院

EDA技術(shù)(湖南文理學(xué)院）智慧樹知到期末考試答案+章節(jié)答案2024年湖南文理學(xué)院VHDL’87的數(shù)據(jù)類型包括_標(biāo)量型、復(fù)合型、存取類型和文件類型.（）

答案:對(duì)VHDL中元件例化語句的端口映射方式有名字映射和位置映射兩種。（）

答案:對(duì)在VHDL中,標(biāo)準(zhǔn)邏輯位數(shù)據(jù)有9種邏輯值.（）

答案:對(duì)從可編程特性上可將PLD分為一次編程和可重復(fù)編程兩類。（）

答案:對(duì)QuartusII的primitives元件庫包括各種邏輯門，觸發(fā)器和輸入輸出端口等。（）

答案:對(duì)功能仿真是在設(shè)計(jì)輸入完成之后，選擇具體器件進(jìn)行編譯之前進(jìn)行的邏輯功能驗(yàn)證，因此又稱為后仿真。（）

答案:錯(cuò)傳統(tǒng)電路設(shè)計(jì)思想是top-down，現(xiàn)代EDA設(shè)計(jì)思想是bottom-up。（）

答案:錯(cuò)以EDA方式實(shí)現(xiàn)的電路設(shè)計(jì)文件,最終可以編程下載到FPGA/CPLD芯片中,完成硬件設(shè)計(jì)和驗(yàn)證.（）

答案:對(duì)VHDL的順序語句只能出現(xiàn)在進(jìn)程、結(jié)構(gòu)體中,是按程序書寫的順序自上而下,一條一條的執(zhí)行.（）

答案:錯(cuò)下面哪個(gè)選項(xiàng)不是信號(hào)和變量的不同特性？（）

答案:綜合結(jié)果不同VHDL運(yùn)算符優(yōu)先級(jí)的說法正確的是()

答案:括號(hào)可以改變優(yōu)先級(jí)?？删幊踢壿嬈骷挠⑽暮?jiǎn)稱是()

答案:PLD。不完整的IF語句，其綜合結(jié)果可實(shí)現(xiàn)()

答案:時(shí)序邏輯電路；VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，實(shí)體體描述的是()

答案:器件外部特性；在設(shè)計(jì)處理過程中，可產(chǎn)生供器件編程使用的數(shù)據(jù)文件，對(duì)于FPGA來說是生成（）

答案:位流數(shù)據(jù)變量和信號(hào)的描述正確的是()

答案:信號(hào)可以帶出進(jìn)程；使用QuartusⅡ工具軟件實(shí)現(xiàn)原理圖設(shè)計(jì)輸入,應(yīng)創(chuàng)建()文件.

答案:bdf在VHDL中，含WAIT語句的進(jìn)程PROCESS的括弧中()再加敏感信號(hào)，否則則是非法的。

答案:不能；將設(shè)計(jì)的系統(tǒng)或電路按照EDA開發(fā)軟件要求的某種形式表示出來,并送入計(jì)算機(jī)的過程稱為().

答案:設(shè)計(jì)輸入在EDA工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線軟件稱為（）

答案:適配器進(jìn)程中的信號(hào)賦值語句，其信號(hào)更新是()

答案:在進(jìn)程的最后完成；VHDL的PROCESS(進(jìn)程)內(nèi)部是由并行語句組成的,但PROCESS語句本身卻是順序語句.（）

答案:錯(cuò)VHDL的并行語句在結(jié)構(gòu)體中的執(zhí)行是并行運(yùn)行的,其執(zhí)行方式與語句書寫的順序無關(guān).（）

答案:對(duì)在QuartusII中利用RTL閱讀器可以觀察設(shè)計(jì)電路的綜合結(jié)果。（）

答案:對(duì)硬件描述語言HDL給PLD和數(shù)字系統(tǒng)的設(shè)計(jì)帶來了更新的設(shè)計(jì)方法和理念，產(chǎn)生了目前最常用的并稱之為自底向上的設(shè)計(jì)法。（）

答案:錯(cuò)在EDA發(fā)展的CAD階段，人們可與將計(jì)算機(jī)作為單點(diǎn)設(shè)計(jì)工具，并建立各種設(shè)計(jì)單元庫，開始用計(jì)算機(jī)將許多單點(diǎn)工具集成在一起使用。（）

答案:錯(cuò)VHDL的實(shí)體由實(shí)體聲明部分和結(jié)構(gòu)體組成.（）

答案:對(duì)EDA設(shè)計(jì)流程包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理、器件編程四個(gè)步驟。（）

答案:對(duì)VHDL的變量(VARIABLE)是一個(gè)全局變量,只能在進(jìn)程,函數(shù)和過程中聲明和使用.（）

答案:錯(cuò)IEEE于1993年公布了VHDL的IEEE1076-1993語法標(biāo)準(zhǔn).（）

答案:對(duì)VHDL的實(shí)體聲明部分指定了設(shè)計(jì)單元的輸入/輸出端口,它是外界可以看到的部分.（）

答案:對(duì)VHDL語言中信號(hào)定義的位置是()

答案:結(jié)構(gòu)體中特定位置。關(guān)于1987標(biāo)準(zhǔn)的VHDL語言中，標(biāo)識(shí)符描述正確的是()

答案:下劃線不能連用；下面哪種語句不是順序語句？（）

答案:component語句在EDA中，ISP的中文含義是()

答案:在系統(tǒng)編程；VHDL設(shè)計(jì)實(shí)體的基本結(jié)構(gòu)由庫、程序包、實(shí)體、結(jié)構(gòu)體和_配置等部分構(gòu)成。（）

答案:對(duì)使用STD_LOGIG_1164使用的數(shù)據(jù)類型時(shí)()

答案:必須在庫和包集合中聲明；變量和信號(hào)的描述正確的是()

答案:變量賦值號(hào)是:=VHDL文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:VHDLsyntaxerror:choicevaluelengthmustmatchselectorexpressionvaluelength其錯(cuò)誤原因是()

答案:表達(dá)式寬度不匹配；在VHDL的CASE語句中，條件句中的"=＞"不是操作符號(hào)，它只相當(dāng)與()作用。

答案:THEN；QuartusⅡ工具軟件具有()等功能.

答案:其它都有在設(shè)計(jì)處理工程中，可產(chǎn)生器件編程使用的數(shù)據(jù)文件，對(duì)于CPLD來說是產(chǎn)生（）

答案:熔絲圖描述項(xiàng)目具有邏輯功能的是()

答案:結(jié)構(gòu)體；關(guān)于VHDL數(shù)據(jù)類型，正確的是()

答案:運(yùn)算與數(shù)據(jù)類型無關(guān)。請(qǐng)指出AlteraCyclone系列中的EP1C6Q240C8這個(gè)器件是屬于()

答案:FPGA；在VHDL中，PROCESS結(jié)構(gòu)內(nèi)部是由()語句組成的。

答案:順序和并行；變量是局部量可以寫在()

答案:進(jìn)程中；符合1987VHDL標(biāo)準(zhǔn)的標(biāo)識(shí)符是()

答案:A_2；在VHDL中()不能將信息帶出對(duì)它定義的當(dāng)前設(shè)計(jì)單元。

答案:變量。下列關(guān)于信號(hào)的說法不正確的是()

答案:在同一進(jìn)程中，對(duì)一個(gè)信號(hào)多次賦值，其結(jié)果只有第一次賦值起作用；在VHDL中，語句"FORIIN0TO7LOOP"定義循環(huán)次數(shù)為()次。

答案:8；在EDA中，IP的中文含義是（）。

答案:知識(shí)產(chǎn)權(quán)核IEEE于1987年公布了VHDL的IEEE1076-1987語法標(biāo)準(zhǔn).（）

答案:對(duì)根據(jù)VHDL語法規(guī)則,在VHDL程序中使用的文字,數(shù)據(jù)對(duì)象,數(shù)據(jù)類型不需要預(yù)先定義.（）

答案:錯(cuò)在VHDL中最常用的庫是STD標(biāo)準(zhǔn)庫,最常用的程序包是STD_LOGIC_1164程序包.（）

答案:錯(cuò)指定設(shè)計(jì)電路的輸入\輸出端口與目標(biāo)芯片引腳的連接關(guān)系的過程稱為引腳鎖定.（）

答案:對(duì)VHDL的操作符包括邏輯操作符、關(guān)系操作符、算術(shù)操作符和符號(hào)操作符四類.（）

答案:對(duì)進(jìn)程語句的啟動(dòng)條件是敏感信號(hào)的變化或滿足條件的wait語句。（）

答案:對(duì)EDA工具大致可以分為設(shè)計(jì)輸入編輯器、仿真器、HDL綜合器、適配器（或布局布線器）、下載器等5個(gè)模塊。（）

答案:對(duì)一個(gè)完整的VHDL程序，至少應(yīng)包括三個(gè)基本組成部分：庫說明、實(shí)體和結(jié)構(gòu)體。（）

答案:對(duì)Quartus的完整編譯過程包含分析與綜合、適配、編程、時(shí)序分析四個(gè)環(huán)節(jié).（）

答案:對(duì)VHDL的過程分為過程首和過程體兩部分,如需在不同實(shí)體中調(diào)用需要將它們裝入程序包中.（）

答案:對(duì)一般把EDA技術(shù)的發(fā)展分為CAD、CAE和EDA三個(gè)階段。（）

答案:對(duì)在VHDL中,預(yù)定義的屬性描述語句可用于檢出時(shí)鐘邊沿,完成定時(shí)檢查,獲得未約束的數(shù)據(jù)類型的范圍等.（）

答案:對(duì)在給可編程邏輯器件編程時(shí)，常用的下載線有ByteBlaster和USBBlaster.（）

答案:對(duì)用嵌入式邏輯分析儀捕獲16位總線的信號(hào)，如采樣深度為2K，則需要消耗4K字節(jié)的嵌入式RAM容量。（）

答案:對(duì)下面不屬于順序語句的是()

答案:PROCESS語句；EDA的設(shè)計(jì)輸入方式主要包括文本輸入方式、圖形輸入方式、波形輸入方式。（）

答案:對(duì)正確給變量X賦值的語句是()

答案:X:=A+b；對(duì)于信號(hào)和變量的說法，哪一個(gè)是不正確的:()

答案:信號(hào)用于作為進(jìn)程中局部數(shù)據(jù)存儲(chǔ)單元；關(guān)鍵字ARCHITECTURE定義的是()

答案:結(jié)構(gòu)體；下列關(guān)于變量的說法正確的是

()

答案:變量是一個(gè)局部量，它只能在進(jìn)程和子程序中使用；下面數(shù)據(jù)中屬于位矢量的是

()

答案:11011。27.STD_LOGIG_1164中字符H定義的是下列EDA軟件中，哪一個(gè)不具有邏輯綜合功能：()

答案:ModelSim；基于硬件描述語言HDL的數(shù)字系統(tǒng)設(shè)計(jì)目前最常用的設(shè)計(jì)法稱為（）設(shè)計(jì)法。

答案:自頂向下當(dāng)前最流行的并成為IEEE標(biāo)準(zhǔn)的硬件描述語言包括VHDL、VerilogHDL.（）

答案:對(duì)綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對(duì)綜合的描述中()是錯(cuò)誤的。

答案:綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)。1987標(biāo)準(zhǔn)的VHDL語言對(duì)大小寫是()

答案:不敏感。在EDA中，IP的中文含義是()

答案:知識(shí)產(chǎn)權(quán)核。下面哪一個(gè)是VHDL中的波形編輯文件的后綴名()

答案:scf；子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；指出下列哪些方法是面積優(yōu)化（

）。①流水線設(shè)計(jì)???②資源共享???③邏輯優(yōu)化???④串行化???⑤寄存器配平???⑥關(guān)鍵路徑法

答案:②③④VHDL常用的庫是()

答案:IEEE；在VHDL中，PROCESS本身是()語句

答案:順序；EP1C3T100C8具有()個(gè)管腳

答案:100個(gè)；在EDA工具中，能將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件稱為（）。

答案:綜合器在QuartusⅡ集成環(huán)境下為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要用途是（）。

答案:被高層次電路設(shè)計(jì)調(diào)用關(guān)于1987標(biāo)準(zhǔn)的VHDL語言中，標(biāo)識(shí)符描述正確的是()

答案:必須以英文字母開頭；在VHDL中，用語句()表示clock的下降沿。

答案:clock'EVENTANDclock='0'。在元件例化語句中，用符號(hào)實(shí)現(xiàn)名稱映射，將例化元件端口聲明語句中的信號(hào)與PORTMAP（）中的信號(hào)名關(guān)聯(lián)起來。

答案:.=＞在VHDL語言中，下列對(duì)時(shí)鐘邊沿檢測(cè)描述中，錯(cuò)誤的是()

答案:ifclk'stableandnotclk='1'then。下面數(shù)據(jù)中屬于實(shí)數(shù)的是()

答案:4.2；下列選項(xiàng)中，可以用作QuartusII工程頂層實(shí)體名的是（）。

答案:WRONG將電路的高級(jí)語言描述轉(zhuǎn)換為低級(jí)，可與FPGA/CPLD或構(gòu)成ASIC的門陣列基本結(jié)構(gòu)相映射的網(wǎng)表文件的過程稱為（）。

答案:綜合下列那個(gè)流程是正確的基于EDA軟件的FPGA/CPLD設(shè)計(jì)流程：()

答案:原理圖/HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測(cè)試；EDA的中文含義是()

答案:電子設(shè)計(jì)自動(dòng)化；選出對(duì)于有下劃線語句解釋正確的釋義（

）Libraryieee;Useieee.std_logic_1164.all;

定義元件庫

entityqk_11isport(a,b,c,d,en:instd_logic;

s:instd_logic_vector(1downto0);

op:outstd_logic);endqk_11;architecturear_1ofqk_11is

signalf:std_logic_vector(2downto0);beginf<=en&s;

process(f)

begin

casefis

when"100"=>op<=a;

when"101"=>op<=b;

when"110"=>op<=c;

whenothers=>op<=d;endcase;endprocess;endar_1;

答案:將輸入信號(hào)en和s連接賦值給f補(bǔ)全以下二選一VHDL程序Entitymuxisport(d0,d1,sel:inbit;q:outbit);

endmux;architectureconnectofmuxis

signaltmp1,tmp2,tmp3:bit;begin

cale:block

begin

tmp1<=d0andsel;

tmp2<=d1and(notsel)tmp3<=tmp1andtmp2;q<=tmp3;

endblockcale;

end

;

答案:CONNECT補(bǔ)全以下VHDL程序.Libraryieee;Useieee.std_logic_1164.all;entityqk_11isport(a,b,c,d,en:instd_logic;

s:instd_logic_vector(1downto0);

op:outstd_logic);endqk_11;architecturear_1ofqk_11is

signalf:(

);beginf<=en&s;

withfselect

op<=awhen"100",

bwhen"101",

cwhen"110",

dwhenothers;

endar_1;

答案:std_logic_vector(2downto0)補(bǔ)全以下D觸發(fā)器VHDL程序。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdffIS

PORT(CLK:INSTD_LOGIC;

D:INSTD_LOGIC;

Q:OUTSTD_LOGIC);ENDdff;ARCHITECTUREbhvOFdffISBEGIN

PROCESS(_______)

BEGIN

IFCLK'EVENTANDCLK='1'THEN

Q<=D;

ENDIF;

ENDPROCESS;ENDbhv;

答案:CLK補(bǔ)全以下VHDL程序。LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdecoder_3_to_8IS

PORT(a,b,c,g1,g2a,g2b:INSTD_LOGIC;

y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDdecoder_3_to_8;ARCHITECTURErtlOFdecoder_3_to_8IS

SIGNALindata:(

);BEGIN

indata<=c&b&a;PROCESS(indata,g1,g2a,g2b)......

ENDIF;ENDPROCESS;

答案:std_logic_vector(2downto0)QuartusII的圖形設(shè)計(jì)文件類型是（）．

答案:.bdf建立設(shè)計(jì)項(xiàng)目的菜單是（）．

答案:“File”“NewProjectWizard”使用QuartusII工具軟件建立仿真文件，應(yīng)采用（）方式．

答案:波形編輯一個(gè)能為VHDL綜合器接受，并能作為一個(gè)獨(dú)立的設(shè)計(jì)單元的完整的VHDL程序稱為（）．

答案:設(shè)計(jì)實(shí)體使用QuartusII工具軟件實(shí)現(xiàn)原理圖設(shè)計(jì)輸入，應(yīng)采用（）方式．

答案:模塊/原理圖文件在QuartusII集成環(huán)境下為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要用途是（）．

答案:被高層次電路設(shè)計(jì)調(diào)用QuartusII的設(shè)計(jì)文件不能直接保存在（）。

答案:硬盤根目錄執(zhí)行QuartusII的（）命令，可以對(duì)設(shè)計(jì)電路進(jìn)行功能仿真或者時(shí)序仿真．

答案:StartSimulationQuartusII是哪個(gè)公司的軟件（）。

答案:ALTERAQuartusII是（）

答