基于FPGA的SPWM波形發(fā)生器

SPWM波形發(fā)生器(設實驗箱頻率=50MHz)。第2頁數(shù)字電子技術課程設計報告基于FPGA的SPWM波形發(fā)生器目錄一．設計題目 34076二．設計原理 36609三．設計模塊 415515四．設計成果 624064（1）仿真結果 515090（2）實物圖 76609五．設計總結 8設計題目利用FPGA設計正弦波發(fā)生器，要求采用FPGA的IO口輸出一個SPWM波形，通過RC濾波器濾波后，變?yōu)檎也?。正弦波發(fā)生器的輸出正弦波頻率可根據(jù)FPGA的IO口輸入。利用FPGA的8個IO口，將0-256Hz的頻率分為256個檔位。例如當IO口輸入的數(shù)字為00000010時，輸出頻率為2Hz的正弦波。要求利用Quartus軟件設計FPGA內(nèi)部硬件結構，利用自制的萬用板電路焊接8個0/1開關和輸出濾波器。最后用杜邦線將FPGA和萬用板連接起來，實現(xiàn)正弦波輸出。設計原理1SPWM原理SPWM用輸出的正弦信號作為調(diào)制波,用高頻三角波作為載波,控制逆變器的一個橋臂的上、下兩個開關管導通與關斷。如果在半個正弦周期內(nèi),只有上(下)橋臂的開關管反復通斷,下(上)橋臂開關管動作,則稱為單極式SPWM。如果在整個周期內(nèi),上、下橋臂的開關管交替導通與關斷,即上通下斷和上斷下通的狀態(tài)反復切換,則稱為雙極式SPWM。圖1給出了雙極式SPWM的原理示意圖。當載波與調(diào)制波相交時,由該交點確定逆變器一個橋臂開關器件的開關動作時刻及開關通斷狀態(tài),獲得一系列寬度不等的正負矩形脈沖電壓波形。該脈沖序列的特點是等幅不等寬,其寬度按正弦規(guī)律變化;在正弦波半個周期內(nèi),正負脈沖的面積總和與正弦波的面積相等。SPWM調(diào)制的理論基礎是面積等效原則,圖1中橫軸代表時間,因此SPWM的理論依據(jù)實際是時間平均等效原理。圖1SPWM產(chǎn)生原理圖可以證明,當脈沖數(shù)足夠多時,可以認為逆變器輸出電壓的基波幅值和調(diào)制波幅值是相等的,即SPWM逆變器輸出的脈沖波的基波幅值就是調(diào)制時要求的等效正弦波。2SPWM波形控制器設計系統(tǒng)由利用ROM存儲的正弦波數(shù)據(jù)與三角波數(shù)據(jù)進行高速比較而產(chǎn)生SPWM波形。2.1系統(tǒng)構圖頻率生頻率生成正弦波數(shù)據(jù)三角波比較SPWM波形 調(diào)用圖2SPWM波形控制器結構框圖。2.2SPWM波形產(chǎn)生設計SPWM波是根據(jù)三角載波與正弦調(diào)制波的交點而得到的一系列脈沖,其幅度不變而寬度按正弦規(guī)律變化。利用FPGA生成SPWM信號,需要將數(shù)字三角載波數(shù)據(jù)與正弦調(diào)制波數(shù)據(jù)進行實時比較。當三角波計數(shù)器數(shù)據(jù)比正弦調(diào)制波數(shù)據(jù)大時,輸出1;當三角波計數(shù)器數(shù)據(jù)比正弦調(diào)制波數(shù)據(jù)小時,輸出0。由此可以產(chǎn)生寬度按正弦變化但幅度不變的SPWM信號。圖3SPWM模塊的原理圖設計模塊3.1.1分頻模塊該模塊根據(jù)輸入的用八位二進制表示的目標頻率(control)，將FPGA給予的50MHz的高頻脈沖Clk分頻為不同頻率的方波脈沖信號clkout，clkout將作為正弦波地址分配模塊的輸入，clkout的頻率用于確定之后正弦波調(diào)用地址的速度。設方波脈沖信號clkout的頻率為fo,Clk輸入端每接收到一個上升沿信號，判斷一次cout中間變量的值，直到將50MHz的脈沖分為頻率為fo的脈沖信號。 3.1.2正弦波（三角波）地址分配模塊該模塊作為地址譯碼器，根據(jù)CP輸入端的clkout信號頻率決定調(diào)用地址的快慢，通過地址分配將ROM里的128個數(shù)據(jù)依次循環(huán)輸出。3.1.3正弦波數(shù)據(jù)模塊該模塊通過生成mif文件，將128個組成正弦波的數(shù)據(jù)存放在ROM里面。當?shù)刂贩峙淠K的地址譯碼器向該模塊發(fā)送調(diào)用地址信息時，輸出相應地址的存放數(shù)據(jù)。循環(huán)往復，輸出完整的正弦波數(shù)據(jù)。調(diào)用地址的快慢決定了輸出數(shù)據(jù)點的時間間隔，由此決定了不同時間點對應的正弦波數(shù)據(jù)的不同，即正弦波數(shù)據(jù)頻率的不同。分頻模塊中提到的clkout的頻率fo經(jīng)化簡后可得：又因為128個脈沖調(diào)用128個數(shù)據(jù)才能組成完整正弦波，故fo是輸出正弦波數(shù)據(jù)頻率f的128倍。由此，實現(xiàn)了通過控制輸入端的八位二進制數(shù)組輸出1~256Hz的不同頻率的正弦波。3.1.4三角波模塊與正弦波模塊同理定制ROM，但由于三角波作為載波需要較高的頻率，故其CP輸入端直接連接50MHz的脈沖信號3.1.5比較模塊如果輸入的正弦波幅值比三角波大，則輸出為1，若輸入的正弦波幅值比三角波小，則輸出為0.3.2濾波模塊二階有源低通濾波器的設計：根據(jù)f=1/2πRC，C取4.7uf，頻率取300Ω，計算得R=112Hz，取R=110Ω。設計成果24064（1）仿真結果15090（2）實物圖設計總結經(jīng)過為期一個星期的設計，我們小組對Verilog語言有了更加深刻的認識。VerilogHDL是超高速集成電路的硬件描述語言，它能夠描述硬件的結構、行為與功能。在編寫程序的時候，我們才發(fā)現(xiàn)能看懂程序和能自己寫程序是兩個完全不同的概念，在一開始寫程序時，即便是一個很簡單的功能模塊，在編譯時也可能產(chǎn)生很多錯誤，在不斷的改錯過程中，自己對Verilog語言的語法結構有了深刻的理解，對編譯過程中常見的錯誤也有了全面的認識。同時，在答辯的時候，也能夠?qū)W到其他同學程序的優(yōu)點，比如，在答辯時，有一個小組提出了問題，經(jīng)過課下分析，發(fā)現(xiàn)我們的程序確實存在需要改進的地方，經(jīng)過重新存儲ROM，再次編譯后，仿真波形更加正確。完成此次設計后，我們不僅能對QuartusII開發(fā)仿真軟件熟練操作，能達到學以致用，同時還掌握了模擬電子技術的濾波器的運用。經(jīng)過這一過程，我發(fā)現(xiàn)平常的學習在注重理論知識的掌握同時，要加強實驗環(huán)節(jié)，只有通過不斷地實踐，我們才能把知識掌握的更牢固，理解的更透徹另附模塊代碼：分頻模塊：modulefenpin(control,Clk,clkout);input[7:0]control;inputClk;outputclkout;reg[31:0]con;regclkout;reg[31:0]Cout;//always語句里賦值需要定義為reg類型regClk_En;//always語句里賦值需要定義為reg類型initial//賦初值clkout<=0;always@(posedgeClk)begincon=32'd50000000;con=con/(control+1);Cout<=(Cout==con/128)?32'd0:(Cout+32'd1);Clk_En<=(Cout>=con/256)?1'd1:1'd0;//把脈沖源50Mhz分頻為128*輸入hzclkout<=Clk_En;endendmodule正弦波的地址分配：modulesin_yima(CP,Q);inputCP;output[6:0]Q;reg[6:0]M;always@(posedgeCP)beginM<=M+1;endassignQ=M;endmodule三角波地址分配：modulesjb_yima(CP,Q);inputCP;output[6:0]Q;reg[6:0]M;alwa