基于FPGA的SPWM波形發(fā)生器

SPWM波形發(fā)生器(設(shè)實(shí)驗(yàn)箱頻率=50MHz)。第2頁(yè)數(shù)字電子技術(shù)課程設(shè)計(jì)報(bào)告基于FPGA的SPWM波形發(fā)生器目錄一．設(shè)計(jì)題目 34076二．設(shè)計(jì)原理 36609三．設(shè)計(jì)模塊 415515四．設(shè)計(jì)成果 624064（1）仿真結(jié)果 515090（2）實(shí)物圖 76609五．設(shè)計(jì)總結(jié) 8設(shè)計(jì)題目利用FPGA設(shè)計(jì)正弦波發(fā)生器，要求采用FPGA的IO口輸出一個(gè)SPWM波形，通過(guò)RC濾波器濾波后，變?yōu)檎也?。正弦波發(fā)生器的輸出正弦波頻率可根據(jù)FPGA的IO口輸入。利用FPGA的8個(gè)IO口，將0-256Hz的頻率分為256個(gè)檔位。例如當(dāng)IO口輸入的數(shù)字為00000010時(shí)，輸出頻率為2Hz的正弦波。要求利用Quartus軟件設(shè)計(jì)FPGA內(nèi)部硬件結(jié)構(gòu)，利用自制的萬(wàn)用板電路焊接8個(gè)0/1開(kāi)關(guān)和輸出濾波器。最后用杜邦線將FPGA和萬(wàn)用板連接起來(lái)，實(shí)現(xiàn)正弦波輸出。設(shè)計(jì)原理1SPWM原理SPWM用輸出的正弦信號(hào)作為調(diào)制波,用高頻三角波作為載波,控制逆變器的一個(gè)橋臂的上、下兩個(gè)開(kāi)關(guān)管導(dǎo)通與關(guān)斷。如果在半個(gè)正弦周期內(nèi),只有上(下)橋臂的開(kāi)關(guān)管反復(fù)通斷,下(上)橋臂開(kāi)關(guān)管動(dòng)作,則稱(chēng)為單極式SPWM。如果在整個(gè)周期內(nèi),上、下橋臂的開(kāi)關(guān)管交替導(dǎo)通與關(guān)斷,即上通下斷和上斷下通的狀態(tài)反復(fù)切換,則稱(chēng)為雙極式SPWM。圖1給出了雙極式SPWM的原理示意圖。當(dāng)載波與調(diào)制波相交時(shí),由該交點(diǎn)確定逆變器一個(gè)橋臂開(kāi)關(guān)器件的開(kāi)關(guān)動(dòng)作時(shí)刻及開(kāi)關(guān)通斷狀態(tài),獲得一系列寬度不等的正負(fù)矩形脈沖電壓波形。該脈沖序列的特點(diǎn)是等幅不等寬,其寬度按正弦規(guī)律變化;在正弦波半個(gè)周期內(nèi),正負(fù)脈沖的面積總和與正弦波的面積相等。SPWM調(diào)制的理論基礎(chǔ)是面積等效原則,圖1中橫軸代表時(shí)間,因此SPWM的理論依據(jù)實(shí)際是時(shí)間平均等效原理。圖1SPWM產(chǎn)生原理圖可以證明,當(dāng)脈沖數(shù)足夠多時(shí),可以認(rèn)為逆變器輸出電壓的基波幅值和調(diào)制波幅值是相等的,即SPWM逆變器輸出的脈沖波的基波幅值就是調(diào)制時(shí)要求的等效正弦波。2SPWM波形控制器設(shè)計(jì)系統(tǒng)由利用ROM存儲(chǔ)的正弦波數(shù)據(jù)與三角波數(shù)據(jù)進(jìn)行高速比較而產(chǎn)生SPWM波形。2.1系統(tǒng)構(gòu)圖頻率生頻率生成正弦波數(shù)據(jù)三角波比較SPWM波形 調(diào)用圖2SPWM波形控制器結(jié)構(gòu)框圖。2.2SPWM波形產(chǎn)生設(shè)計(jì)SPWM波是根據(jù)三角載波與正弦調(diào)制波的交點(diǎn)而得到的一系列脈沖,其幅度不變而寬度按正弦規(guī)律變化。利用FPGA生成SPWM信號(hào),需要將數(shù)字三角載波數(shù)據(jù)與正弦調(diào)制波數(shù)據(jù)進(jìn)行實(shí)時(shí)比較。當(dāng)三角波計(jì)數(shù)器數(shù)據(jù)比正弦調(diào)制波數(shù)據(jù)大時(shí),輸出1;當(dāng)三角波計(jì)數(shù)器數(shù)據(jù)比正弦調(diào)制波數(shù)據(jù)小時(shí),輸出0。由此可以產(chǎn)生寬度按正弦變化但幅度不變的SPWM信號(hào)。圖3SPWM模塊的原理圖設(shè)計(jì)模塊3.1.1分頻模塊該模塊根據(jù)輸入的用八位二進(jìn)制表示的目標(biāo)頻率(control)，將FPGA給予的50MHz的高頻脈沖Clk分頻為不同頻率的方波脈沖信號(hào)clkout，clkout將作為正弦波地址分配模塊的輸入，clkout的頻率用于確定之后正弦波調(diào)用地址的速度。設(shè)方波脈沖信號(hào)clkout的頻率為fo,Clk輸入端每接收到一個(gè)上升沿信號(hào)，判斷一次cout中間變量的值，直到將50MHz的脈沖分為頻率為fo的脈沖信號(hào)。 3.1.2正弦波（三角波）地址分配模塊該模塊作為地址譯碼器，根據(jù)CP輸入端的clkout信號(hào)頻率決定調(diào)用地址的快慢，通過(guò)地址分配將ROM里的128個(gè)數(shù)據(jù)依次循環(huán)輸出。3.1.3正弦波數(shù)據(jù)模塊該模塊通過(guò)生成mif文件，將128個(gè)組成正弦波的數(shù)據(jù)存放在ROM里面。當(dāng)?shù)刂贩峙淠K的地址譯碼器向該模塊發(fā)送調(diào)用地址信息時(shí)，輸出相應(yīng)地址的存放數(shù)據(jù)。循環(huán)往復(fù)，輸出完整的正弦波數(shù)據(jù)。調(diào)用地址的快慢決定了輸出數(shù)據(jù)點(diǎn)的時(shí)間間隔，由此決定了不同時(shí)間點(diǎn)對(duì)應(yīng)的正弦波數(shù)據(jù)的不同，即正弦波數(shù)據(jù)頻率的不同。分頻模塊中提到的clkout的頻率fo經(jīng)化簡(jiǎn)后可得：又因?yàn)?28個(gè)脈沖調(diào)用128個(gè)數(shù)據(jù)才能組成完整正弦波，故fo是輸出正弦波數(shù)據(jù)頻率f的128倍。由此，實(shí)現(xiàn)了通過(guò)控制輸入端的八位二進(jìn)制數(shù)組輸出1~256Hz的不同頻率的正弦波。3.1.4三角波模塊與正弦波模塊同理定制ROM，但由于三角波作為載波需要較高的頻率，故其CP輸入端直接連接50MHz的脈沖信號(hào)3.1.5比較模塊如果輸入的正弦波幅值比三角波大，則輸出為1，若輸入的正弦波幅值比三角波小，則輸出為0.3.2濾波模塊二階有源低通濾波器的設(shè)計(jì)：根據(jù)f=1/2πRC，C取4.7uf，頻率取300Ω，計(jì)算得R=112Hz，取R=110Ω。設(shè)計(jì)成果24064（1）仿真結(jié)果15090（2）實(shí)物圖設(shè)計(jì)總結(jié)經(jīng)過(guò)為期一個(gè)星期的設(shè)計(jì)，我們小組對(duì)Verilog語(yǔ)言有了更加深刻的認(rèn)識(shí)。VerilogHDL是超高速集成電路的硬件描述語(yǔ)言，它能夠描述硬件的結(jié)構(gòu)、行為與功能。在編寫(xiě)程序的時(shí)候，我們才發(fā)現(xiàn)能看懂程序和能自己寫(xiě)程序是兩個(gè)完全不同的概念，在一開(kāi)始寫(xiě)程序時(shí)，即便是一個(gè)很簡(jiǎn)單的功能模塊，在編譯時(shí)也可能產(chǎn)生很多錯(cuò)誤，在不斷的改錯(cuò)過(guò)程中，自己對(duì)Verilog語(yǔ)言的語(yǔ)法結(jié)構(gòu)有了深刻的理解，對(duì)編譯過(guò)程中常見(jiàn)的錯(cuò)誤也有了全面的認(rèn)識(shí)。同時(shí)，在答辯的時(shí)候，也能夠?qū)W到其他同學(xué)程序的優(yōu)點(diǎn)，比如，在答辯時(shí)，有一個(gè)小組提出了問(wèn)題，經(jīng)過(guò)課下分析，發(fā)現(xiàn)我們的程序確實(shí)存在需要改進(jìn)的地方，經(jīng)過(guò)重新存儲(chǔ)ROM，再次編譯后，仿真波形更加正確。完成此次設(shè)計(jì)后，我們不僅能對(duì)QuartusII開(kāi)發(fā)仿真軟件熟練操作，能達(dá)到學(xué)以致用，同時(shí)還掌握了模擬電子技術(shù)的濾波器的運(yùn)用。經(jīng)過(guò)這一過(guò)程，我發(fā)現(xiàn)平常的學(xué)習(xí)在注重理論知識(shí)的掌握同時(shí)，要加強(qiáng)實(shí)驗(yàn)環(huán)節(jié)，只有通過(guò)不斷地實(shí)踐，我們才能把知識(shí)掌握的更牢固，理解的更透徹另附模塊代碼：分頻模塊：modulefenpin(control,Clk,clkout);input[7:0]control;inputClk;outputclkout;reg[31:0]con;regclkout;reg[31:0]Cout;//always語(yǔ)句里賦值需要定義為reg類(lèi)型regClk_En;//always語(yǔ)句里賦值需要定義為reg類(lèi)型initial//賦初值clkout<=0;always@(posedgeClk)begincon=32'd50000000;con=con/(control+1);Cout<=(Cout==con/128)?32'd0:(Cout+32'd1);Clk_En<=(Cout>=con/256)?1'd1:1'd0;//把脈沖源50Mhz分頻為128*輸入hzclkout<=Clk_En;endendmodule正弦波的地址分配：modulesin_yima(CP,Q);inputCP;output[6:0]Q;reg[6:0]M;always@(posedgeCP)beginM<=M+1;endassignQ=M;endmodule三角波地址分配：modulesjb_yima(CP,Q);inputCP;output[6:0]Q;reg[6:0]M;alwa