《專用集成電路設(shè)計(jì)基礎(chǔ)教程》課件第1章

1.1集成電路的發(fā)展1.2集成電路的分類1.3ASIC及其發(fā)展趨勢(shì)1.4專用集成電路設(shè)計(jì)流程第1章專用集成電路概述

1.1集成電路的發(fā)展

1.集成電路的發(fā)明

集成電路(IntegratedCircuit，IC)指通過一系列特定的加工工藝，將晶體管、二極管等有源器件和電阻、電容等無源器件，按照一定的電路互連，“集成”在一塊半導(dǎo)體單晶片（如硅或砷化鎵）上并封裝在一個(gè)外殼內(nèi)，可執(zhí)行特定電路或系統(tǒng)功能。

1959年2月，美國德州儀器公司的杰克·基爾比（JackKilby）在鍺(Ge)襯底上形成臺(tái)面雙極型晶體管和電阻，再用超聲波焊接將這些元器件用金屬導(dǎo)線連接起來形成小型電子電路，并申

請(qǐng)了專利（1964年獲得美國專利）。嚴(yán)格地說這是一種混合集成電路，而不是一種布線和元器件同時(shí)形成的單片集成電路。但是這一發(fā)明為后來集成電路的飛速發(fā)展奠定了基礎(chǔ)。

2.集成電路的發(fā)展及未來

1）集成電路的發(fā)展

最早的IC使用雙極型工藝，多數(shù)的邏輯IC使用晶體管—晶體管邏輯（Transistor-TransistorLogic，TTL）或發(fā)射極耦合邏輯（Emitter-CoupledLogic，ECL）。雖然金屬—氧化物—硅（Metal-Oxide-Silicon，MOS）晶體管的發(fā)明早于雙極型晶體管，但氧化物界面的質(zhì)量問題使得最初的MOS晶體管很難制造。隨著上述問題的逐步解決，20世紀(jì)70年代出現(xiàn)了金屬柵N溝道MOS（NMOS）工藝。當(dāng)時(shí)的MOS工藝只需要較少的掩膜步驟，而且與功能相當(dāng)?shù)碾p極型IC相比，MOSIC的密度大、功耗小。這表明當(dāng)性能一定時(shí)，采用MOSIC比采用雙極型IC更便宜，由此導(dǎo)致了對(duì)MOSIC的投資以及市場(chǎng)的增長。

20世紀(jì)80年代初，晶體管中的鋁柵被多晶硅柵替代，但仍保留了MOS管的名稱。多晶硅作為柵材料的引入使得在同一IC上很容易制造N溝道MOS和P溝道MOS兩種類型的晶體管，這就是CMOS技術(shù)，即互補(bǔ)型MOS（ComplementaryMOS，CMOS）工藝技術(shù)的主要改進(jìn)。CMOS與NMOS相比，其主要優(yōu)點(diǎn)是功耗較低，且多晶硅柵的生產(chǎn)工藝更為簡單，便于器件尺寸按比例縮小。

近代亞微米CMOS工藝與亞微米雙極型或BiCMOS（雙極型和CMOS的組合）工藝同樣復(fù)雜，但CMOSIC更容易大批量制造而且成本更低。因此，CMOSIC已確立了其主導(dǎo)地位。但雙極型或BiCMOSIC仍用在一些有特殊要求的場(chǎng)合，如雙極型晶體管通常比CMOS晶體管的耐壓高，這使得雙極型或BiCMOSIC在電力電子（PowerElectronics）、汽車、電話等電路中非常有用。

2）專用集成電路

IEEE定制集成電路會(huì)議（CustomIntegratedCircuitsConference，CICC）是最早致力于IC行業(yè)這一快速發(fā)展分支的會(huì)議之一，該年會(huì)的論文集成了定制IC發(fā)展中很有用的參考資料。當(dāng)各種定制IC逐步形成各種不同應(yīng)用時(shí)，出現(xiàn)了新的IC術(shù)語——專用集成電路(ApplicationSpecificIntegratedCircuit，ASIC)。對(duì)ASIC給出確切定義很困難，相對(duì)于市場(chǎng)上通用的集成電路而言，ASIC一般指面向特定的用戶或特定用途而設(shè)計(jì)制造的集成電路。但現(xiàn)在各個(gè)領(lǐng)域都需要專用集成電路，要明顯地劃分對(duì)于某個(gè)用戶或?qū)I(yè)來說比較特殊、性能比較好的集成電路不太容易。此處僅舉一些例子來幫助讀者加深對(duì)這一術(shù)語的理解。不屬于ASIC的IC例子包括：標(biāo)準(zhǔn)部件，如作為商品出售的存儲(chǔ)器芯片——ROM、DRAM、SRAM；微處理器；SSI、MSI、LSI等各種集成規(guī)模的TTL或等效TTLIC。屬于ASIC的IC例子包括：會(huì)說話的玩具熊芯片；衛(wèi)星芯片；工作站CPU中存儲(chǔ)器與微處理器之間的接口芯片；微處理器與其他邏輯一起作為一個(gè)單元的芯片等。

一般而言，可以在數(shù)據(jù)手冊(cè)中查到的就不是ASIC，當(dāng)然也會(huì)有一些例外。比如，PC控制器芯片和調(diào)制解調(diào)器既可認(rèn)為是ASIC，也可以認(rèn)為不是ASIC，它們?cè)诰唧w應(yīng)用中都是專用的（似乎是ASIC），但它們可以出售給不同的系統(tǒng)制造商（似乎又是標(biāo)準(zhǔn)部件）。這樣的ASIC有時(shí)就稱為專用標(biāo)準(zhǔn)產(chǎn)品（ApplicationSpecificStandardProduct，ASSP）。

3）集成電路的未來發(fā)展

近年來，集成電路朝著兩個(gè)方向發(fā)展：

(1)在發(fā)展微細(xì)加工技術(shù)的基礎(chǔ)上，開發(fā)超高速、超高集成度的電路。

(2)迅速、全面地利用已達(dá)到的或已成熟的工藝技術(shù)、設(shè)計(jì)技術(shù)、封裝技術(shù)和測(cè)試技術(shù)等發(fā)展各種專用集成電路。

1.2集成電路的分類

1.2.1按集成規(guī)模分類

通常，IC的大小由IC所含邏輯門數(shù)目或晶體管數(shù)目來確定。作為衡量單位，等效邏輯門對(duì)應(yīng)于2輸入與非門（NAND），如10萬門的IC等效于包含了10萬個(gè)2輸入與非門。

半導(dǎo)體工業(yè)從20世紀(jì)70年代初開始發(fā)展并迅速趨于成熟。早期的小規(guī)模集成（Small-ScaleIntegration，SSI）IC僅包含幾個(gè)（1～10個(gè)）邏輯門——與非門、或非門（NOR）等，相當(dāng)于幾十個(gè)晶體管。中規(guī)摸集成（Medium-ScaleIntegration，MSI）時(shí)期增加了邏輯集成的范圍，可得到計(jì)數(shù)器和類似的較大規(guī)模的邏輯功能。大規(guī)模集成（Large-ScaleIntegration，LSI）時(shí)期在單個(gè)芯片上集成了更強(qiáng)的邏輯功能，諸如第一代微處理器之類。如今的超大規(guī)模集成（Very-Large-Scale-Integration，VLSI）時(shí)代可提供64位微處理器，并在單個(gè)硅芯片上擁有高速緩沖存儲(chǔ)器和浮點(diǎn)運(yùn)算單元，遠(yuǎn)遠(yuǎn)超過百萬個(gè)晶體管。隨著CMOS工藝技

術(shù)的改進(jìn)，晶體管尺寸繼續(xù)變小，使IC可容納更多的晶體管。有人已經(jīng)使用了特大規(guī)模集成（Ultra-Large-Scale-Integration，ULSI）的術(shù)語。小規(guī)模集成（SSI）電路：每片含有100個(gè)元件或10個(gè)邏輯門以下的集成電路，出現(xiàn)于20世紀(jì)60年代；

中規(guī)模集成（MSI）電路：每片含有100~1000個(gè)元件或10~100個(gè)邏輯門的集成電路，出現(xiàn)于20世紀(jì)70年代；

大規(guī)模集成（LSI）電路：每片含有1000~100000個(gè)元件或5000個(gè)邏輯門的集成電路，出現(xiàn)于20世紀(jì)80年代；

超大規(guī)模集成（VLSI）電路：每片含有100000個(gè)元件或5000個(gè)邏輯門以上的集成電路，出現(xiàn)于20世紀(jì)90年代；

特大規(guī)模集成（ULSI）電路：每片含有106~107個(gè)邏輯門的集成電路，出現(xiàn)在21世紀(jì)后。

對(duì)IC集成規(guī)模的經(jīng)典預(yù)測(cè)之一稱為摩爾定律（Moore’sLaw）。戈登·摩爾（GordonMoore）是Intel公司的創(chuàng)始人之一，他在20世紀(jì)70年代就預(yù)測(cè)到了芯片制造技術(shù)將快速發(fā)展。他預(yù)計(jì)，在一個(gè)芯片上晶體管的數(shù)目大約每18個(gè)月就將翻倍。雖然由于技術(shù)問題或經(jīng)濟(jì)發(fā)展的原因，晶體管數(shù)目與增長速度會(huì)有所不同，但摩爾定律已經(jīng)被證明與實(shí)際趨勢(shì)驚人地相近。圖1-1是微處理器芯片的器件數(shù)目隨年度變化的關(guān)系圖。

圖1-1器件數(shù)目隨年度增長由于尺寸的縮小受到技術(shù)上的限制，晶體管數(shù)目的增長速度還能保持多久，一直引起人們的爭論。然而不管實(shí)際的增長率將如何，有一點(diǎn)是清楚的，即對(duì)IC設(shè)計(jì)的投入將在今后許多年中保持強(qiáng)勁的增長勢(shì)頭。

1.2.2按制作工藝分類

1.Bipolar工藝

Bipolar（雙極）工藝的發(fā)展歷史最長，技術(shù)已很成熟，成本也比較低廉。雙極電路噪聲小，漂移小，匹配性好，速度快，但很大的不足是器件的工作原理決定了工作電流較大，效

率難以大幅度提高。它的集成度也較低，目前主要用于中小規(guī)模集成電路和一些高速大電流的集成電路中。

2.CMOS工藝

CMOS工藝近些年發(fā)展很快，已經(jīng)成為集成電路制造的主流工藝。它的突出優(yōu)點(diǎn)是集成度高，靜態(tài)功耗低，適用于大規(guī)模集成電路和低功耗設(shè)計(jì)。它的不足之處是噪聲較大，匹配性

不如Bipolar工藝好，速度也沒有Bipolar電路高，但最近幾年有所改善。

3.BiCMOS工藝

采用BiCMOS工藝既可以制作Bipolar型晶體管，又可以制作MOS型晶體管，所以在設(shè)計(jì)中可以充分發(fā)揮兩類晶體管各自的優(yōu)勢(shì)，設(shè)計(jì)自由度高、靈活性好。采用BiCMOS工藝可以實(shí)現(xiàn)功耗低、速度快的高性能芯片。但它同上面兩種工藝相比，要復(fù)雜得多，因此也昂貴得多。

4.BCD

BCD工藝是近些年發(fā)展起來的一種新工藝，其中B代表雙極工藝，C代表CMOS，D代表DMOS（雙擴(kuò)散型的MOS）。BCD工藝是比較完整的可以制作任何器件的一種工藝。在需要線性度高、放大倍數(shù)比較大的場(chǎng)合，通常雙極工藝比較好；而如果需要低功耗，則CMOS比較好；一旦需要有較大的輸出功率，又要控制功率小、電流比較大，則DMOS比較好。BCD工藝應(yīng)該說是線性電路中一種理想的工藝，因而工藝廠商都在競相開發(fā)。

5.GaAs工藝

GaAs工藝一般用于極高速的設(shè)計(jì)中，通常所設(shè)計(jì)的電路可達(dá)幾個(gè)吉赫茲。這種工藝用得比較少，這里就不詳細(xì)介紹了。

1.2.3按生產(chǎn)形式（按適用性）分類

按生產(chǎn)形式(按適用性)分類，集成電路可分為：

標(biāo)準(zhǔn)通用集成電路：不同廠家都在同一時(shí)間生產(chǎn)的用量極大的標(biāo)準(zhǔn)系列產(chǎn)品。這類產(chǎn)品往往集成度不高，但社會(huì)需求量大，通用性強(qiáng)。

專用集成電路（ASIC）：根據(jù)某種電子設(shè)備中特定的技術(shù)要求而專門設(shè)計(jì)的集成電路。其特點(diǎn)是集成度較高，功能較多，功耗較小，封裝形式多樣。

1.2.4按設(shè)計(jì)風(fēng)格分類

定制設(shè)計(jì)的電路通常也被稱為專用集成電路（ApplicationSpecificIntegratedCircuit，ASIC）。

ASIC按照設(shè)計(jì)方法的不同可分為全定制（Full-Custom）ASIC、半定制（Semi-Custom）ASIC和可編程（ProgrammableLogicDevice，PLD）ASIC（也稱為可編程邏輯器件）。

設(shè)計(jì)全定制ASIC芯片時(shí)，設(shè)計(jì)師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計(jì)結(jié)果交由IC廠家掩膜制造完成。其優(yōu)點(diǎn)是：芯片可以獲得最優(yōu)的性能，即面積利用率

高、速度快、功耗低。其缺點(diǎn)是：開發(fā)周期長，費(fèi)用高，只適合大批量產(chǎn)品的開發(fā)。

半定制ASIC芯片的版圖設(shè)計(jì)方法有所不同，分為門陣列設(shè)計(jì)法和標(biāo)準(zhǔn)單元設(shè)計(jì)法，這兩種方法都是約束性的設(shè)計(jì)方法，其主要目的就是簡化設(shè)計(jì)，以犧牲芯片性能為代價(jià)來縮短開發(fā)時(shí)間。

可編程邏輯芯片與上述掩膜ASIC的不同之處在于：設(shè)計(jì)人員完成版圖設(shè)計(jì)后，在實(shí)驗(yàn)室內(nèi)就可以燒制出自己的芯片，無需IC廠家的參與，這就大大縮短了開發(fā)周期。可編程邏輯器件自20世紀(jì)70年代以來，經(jīng)歷了PAL、GAL、CPLD、FPGA等幾個(gè)發(fā)展階段，其中CPLD/FPGA屬高密度可編程邏輯器件，目前的集成度已高達(dá)200萬門/片。它將掩膜ASIC集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)方便的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當(dāng)市場(chǎng)擴(kuò)大時(shí)，它可以很容易地轉(zhuǎn)由掩膜ASIC實(shí)現(xiàn)，因此開發(fā)風(fēng)險(xiǎn)也大為降低。

上述ASIC芯片，尤其是CPLD/FPGA器件，已成為現(xiàn)代高層次電子設(shè)計(jì)方法的實(shí)現(xiàn)載體。

1.2.5按用途分類

按用途分類，集成電路可分為：

數(shù)字集成電路：專門用來處理數(shù)字信號(hào)的IC，如各種邏輯門、觸發(fā)器、存儲(chǔ)器等都是數(shù)字集成電路。通常，數(shù)字信號(hào)是二進(jìn)制信號(hào)。電路輸出的二進(jìn)制信號(hào)與輸入的二進(jìn)制信號(hào)有一定的邏輯關(guān)系，這種邏輯關(guān)系就稱為電路的邏輯函數(shù)。

模擬集成電路：模擬集成電路是對(duì)隨時(shí)間連續(xù)變化的模擬量（電壓或電流等）進(jìn)行處理（放大或變換）的一類集成電路。更廣義些，人們把數(shù)字集成電路以外的各種集成電路統(tǒng)稱為模擬集成電路。

數(shù)模混合集成電路：在同一芯片上同時(shí)兼有數(shù)字電路、模擬電路、模/數(shù)（A/D）轉(zhuǎn)換電路和數(shù)/模（D/A）轉(zhuǎn)換電路的集成電路。

1.3ASIC及其發(fā)展趨勢(shì)

ASIC并不是一個(gè)學(xué)術(shù)名詞，它的含義很不確切。按字面來解釋，凡是用于某一類專用系統(tǒng)的電路都可以稱為ASIC，而不管它是賣給一個(gè)用戶還是多個(gè)用戶。

目前在集成電路界，ASIC被認(rèn)為是用戶專用集成電路（CustomerSpecificIC)，即它是專門為一個(gè)用戶而設(shè)計(jì)和制造的。換言之，它是根據(jù)某一用戶的特定要求，以低研制成本、短交貨周期供貨的半定制、定制電路以及PLD和FPGA電路。這包括采用門陣列和標(biāo)準(zhǔn)單元設(shè)計(jì)并制造的電路。PLD和FPGA也包括在內(nèi)，因?yàn)橐粋€(gè)用戶采用PLD或FPGA電路并進(jìn)行“編程”只是為了本身的需要。

現(xiàn)在出現(xiàn)了一個(gè)新的名詞，即專用標(biāo)準(zhǔn)產(chǎn)品（ApplicationSpecificStandardProducts，ASSP）。在很多情況下，這類集成電路也是采用ASIC技術(shù)設(shè)計(jì)和制造的，但它是作為標(biāo)準(zhǔn)產(chǎn)品賣給多個(gè)用戶，且被列入制造商的產(chǎn)品目錄中的。這類產(chǎn)品目前越來越多，如LAN用電路、圖形處理用集成電路、通信用CODEC等，近年來還有以32位RISCMPU為內(nèi)核的ASSP產(chǎn)品出現(xiàn)。

ASSP的增長是否意味著ASIC市場(chǎng)的萎縮和終止呢？回答是否定的。雖然ASSP產(chǎn)品可以使系統(tǒng)得以改進(jìn)而迅速進(jìn)入市場(chǎng)，但ASIC器件可以使系統(tǒng)生產(chǎn)者所制造的產(chǎn)品有別于其他競爭者，因而獲得更大的市場(chǎng)份額和更多的利潤。

ASIC電路的蓬勃發(fā)展正推動(dòng)著設(shè)計(jì)方法學(xué)和設(shè)計(jì)工具的完善，同時(shí)也促進(jìn)著系統(tǒng)設(shè)計(jì)人員與芯片設(shè)計(jì)人員的結(jié)合和相互滲透。

目前，ASIC設(shè)計(jì)正經(jīng)歷著一個(gè)從常規(guī)設(shè)計(jì)向高難設(shè)計(jì)發(fā)展的過程。對(duì)于今后ASIC芯片的設(shè)計(jì)特點(diǎn)，可以歸納為以下幾點(diǎn)：

（1）高密度。根據(jù)摩爾定律，每3年時(shí)間芯片的最大規(guī)模將大致翻兩番。規(guī)模大的ASIC芯片的情況基本與此接近，大致規(guī)律是經(jīng)過5年時(shí)間，其芯片規(guī)模為原來的10倍。例如：1985年ASIC的最大規(guī)模為1千門／單片；1990年則為1萬門／單片；1995年為10萬門／單片；2000年為100萬門／單片：2005年為1000萬門／單片。顯然，在芯片內(nèi)的器件密度將越來越高，這是實(shí)現(xiàn)系統(tǒng)功能單片集成的基礎(chǔ)。

（2）高I／O引腳數(shù)。隨著單片規(guī)模的變大，要求的輸入/輸出（I／O）引腳數(shù)必將越來越多。

（3）小邏輯擺幅。邏輯擺幅（Swing）是指邏輯0、1電平之差。由于芯片工作電壓的降低，其邏輯擺幅越來越小。

（4）高系統(tǒng)時(shí)鐘頻率。由于系統(tǒng)的工作速度越來越快，要求片內(nèi)時(shí)鐘頻率不斷提高。

（5）低功耗。芯片規(guī)模大了，功耗問題越來越突出，所以低功耗設(shè)計(jì)越來越被重視。

（6）先進(jìn)封裝。芯片的引腳增多使封裝難度增大，為了縮小封裝后的體積，減少封裝互連影響，更進(jìn)一步地要求必須采用先進(jìn)封裝技術(shù)，如BGA封裝等。

1.4專用集成電路設(shè)計(jì)流程

當(dāng)半導(dǎo)體技術(shù)從分立器件跨入集成電路的初期，元件產(chǎn)品幾乎沒有改變其通用的屬性。隨著集成電路技術(shù)的迅猛發(fā)展，當(dāng)一個(gè)電子部件甚至一個(gè)系統(tǒng)可以集成在一個(gè)半導(dǎo)體芯片上的時(shí)候，部件（系統(tǒng)）的功能設(shè)計(jì)和芯片的物理設(shè)計(jì)就越來越難以分離。就半導(dǎo)體集成電路工藝技術(shù)而言，ASIC似乎沒有引入任何新的原理或新的概念，但是卻造就了電子系統(tǒng)和集成電路設(shè)計(jì)概念上的根本變革。ASIC的設(shè)計(jì)涉及從電子系統(tǒng)到集成電路制造的整個(gè)過程。

1.簡化的設(shè)計(jì)流程

設(shè)計(jì)流程有多個(gè)步驟，如圖1-2所示，簡要地概括如下：

(1)系統(tǒng)描述（SystemSpecification）。它包括系統(tǒng)功能、性能、物理尺寸、設(shè)計(jì)模式、制造工藝、設(shè)計(jì)周期、設(shè)計(jì)費(fèi)用等的描述。

(2)功能設(shè)計(jì)（FunctionDesign）。功能設(shè)計(jì)用來設(shè)計(jì)系統(tǒng)功能的實(shí)現(xiàn)方案，通常是給出系統(tǒng)的時(shí)序圖及各子模塊之間的數(shù)據(jù)流圖。

圖1-2ASIC簡化的設(shè)計(jì)流程

(3)邏輯設(shè)計(jì)（LogicDesign）。這一步是將系統(tǒng)功能結(jié)構(gòu)化。通常以文本、原理圖、邏輯圖等表示設(shè)計(jì)結(jié)果，有時(shí)也采用布爾表達(dá)式來表示設(shè)計(jì)結(jié)果。

(4)電路設(shè)計(jì)（CircuitDesign）。電路設(shè)計(jì)是將邏輯設(shè)計(jì)表達(dá)式轉(zhuǎn)換成電路實(shí)現(xiàn)。

(5)物理設(shè)計(jì)（PhysicalDesignorLayoutDesign）。物理設(shè)計(jì)或稱版圖設(shè)計(jì)是VLSI設(shè)計(jì)中最費(fèi)時(shí)的一步。它要將電路設(shè)計(jì)中的每一個(gè)元器件，包括晶體管、電阻、電容、電感等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信息。

(6)設(shè)計(jì)驗(yàn)證（DesignVerification）。在版圖設(shè)計(jì)完成以后，非常重要的一步工作是設(shè)計(jì)(版圖)驗(yàn)證。它主要包括：設(shè)計(jì)規(guī)則檢查（DRC）、版圖與電路圖的一致性檢查（LVS）、電學(xué)規(guī)則檢查（ERC）和寄生參數(shù)提取（LPE）。

2.詳細(xì)的設(shè)計(jì)流程

從總體來講，集成電路設(shè)計(jì)要經(jīng)歷3個(gè)子過程，如圖1-3所示。

（1）高層次綜合。將系統(tǒng)的行為、各個(gè)組成部分的功能及其輸入和輸出用硬件描述語言加以描述，然后進(jìn)行行為級(jí)綜合，同時(shí)通過高層次的硬件仿真進(jìn)行驗(yàn)證。

（2）邏輯綜合。通過綜合工具將邏輯級(jí)行為描述轉(zhuǎn)換成使用門級(jí)單元的結(jié)構(gòu)描述（門級(jí)的結(jié)構(gòu)描述稱為網(wǎng)表描述），同時(shí)還要進(jìn)行門級(jí)邏輯仿真和測(cè)試綜合。

圖1-3總體的設(shè)計(jì)流程（3）物理綜合。將網(wǎng)表描述轉(zhuǎn)換成版圖，即完成布圖設(shè)計(jì)。這時(shí)要對(duì)每個(gè)單元確定其幾何形狀、大小及位置，確定單元間的連接關(guān)系。

詳細(xì)的設(shè)計(jì)流程如圖1-4所示。

一般來講，設(shè)計(jì)綜合被定義為兩種不同的設(shè)計(jì)描述之間的轉(zhuǎn)換，這里談到的綜合是指一種將設(shè)計(jì)的行為描述轉(zhuǎn)換成設(shè)計(jì)的結(jié)構(gòu)描述的過程。

圖1-4詳細(xì)的設(shè)計(jì)流程高層次綜合也稱為行為級(jí)綜合（BehavioralSynthesis)。它的任務(wù)是將一個(gè)設(shè)計(jì)的行為級(jí)描述轉(zhuǎn)換成寄存器傳輸級(jí)的結(jié)構(gòu)描述。它首先翻譯和分析設(shè)計(jì)的HDL語言描述，并在給定的

一組性能、面積和／或功耗的條件下，確定需要哪些硬件資源，如執(zhí)行單元、存儲(chǔ)器、控制器、總線等（通常稱這一步為分配（Allocation）)，以及確定在這一結(jié)構(gòu)中各種操作的次序（通常稱之為調(diào)度（Scheduling）)，同時(shí)還可通過行為級(jí)和寄存器傳輸級(jí)硬件仿真進(jìn)行驗(yàn)證。

由于設(shè)計(jì)的功能可能由多種硬件結(jié)構(gòu)實(shí)現(xiàn)，因而高層次綜合的目的是要在滿足目標(biāo)和約束條件下，找到一個(gè)代價(jià)最小的硬件結(jié)構(gòu)，并使設(shè)計(jì)的功能最佳。

邏輯綜合是將邏輯級(jí)的行為描述轉(zhuǎn)換成邏輯級(jí)的結(jié)構(gòu)描述，即邏輯門的網(wǎng)表。邏輯級(jí)的行為描述可以是狀態(tài)轉(zhuǎn)移圖、有限狀態(tài)機(jī)，也可以是布爾方程、真值表或硬件描述語言。

邏輯綜合過程還包括一系列優(yōu)化步驟，如資源共享、連接優(yōu)化和時(shí)鐘分配等。優(yōu)化目標(biāo)是面積最小、速度最快、功耗最低或它們之間的某種折中。一般來講，邏輯綜合分成以下

兩個(gè)階段：

①與工藝無關(guān)的階段，這時(shí)采用布爾操作或代數(shù)操作技術(shù)來優(yōu)化邏輯；

②工藝映像階段，這時(shí)根據(jù)電路的性質(zhì)(如組合型或時(shí)序型)及采用的結(jié)構(gòu)（多層邏輯、PLD或FPGA）做出具體的映像，將與工藝無關(guān)的描述轉(zhuǎn)換成門級(jí)網(wǎng)表或PLD或FPGA的執(zhí)行文件。

邏輯綜合優(yōu)化完成后，還需要進(jìn)行細(xì)致的時(shí)延分析和時(shí)延優(yōu)化。此外還要進(jìn)行邏輯仿真。

邏輯仿真是保證設(shè)計(jì)正確的關(guān)鍵步驟。過去通常采用軟件模擬的方法，近年來則強(qiáng)調(diào)硬件仿真手段，如通過PLD或FPGA進(jìn)行仿真。

測(cè)試綜合可提供自動(dòng)測(cè)試圖形生成（AutomaticTe