正負(fù)脈寬數(shù)控調(diào)制信號發(fā)生器設(shè)計報告書

目錄1. 緒論 緒論EDA和QuartusⅡ的簡介及起源EDA是英文“electronicdesignautomation”(電子自動化設(shè)計)的縮寫，EDA技術(shù)是20世紀(jì)90年代迅速發(fā)展起來的，是現(xiàn)代電子設(shè)計的最新技術(shù)潮流，是綜合現(xiàn)代電子技術(shù)和計算機(jī)技術(shù)的最新研究成果，是電子線路設(shè)計與分析的一門技術(shù)。EDA包括電子線路的設(shè)計、計算機(jī)模擬仿真和電路分析及印制電路板的自動化設(shè)計三個方面的內(nèi)容。隨著可編程邏輯器件迅速發(fā)展，出現(xiàn)了功能強(qiáng)大的全新的EDA工具。具有較強(qiáng)描述能力的硬件描述語言(VHDL、VerilogHDL)及高性能綜合工具的使用，使過去單功能電子產(chǎn)品開發(fā)轉(zhuǎn)向系統(tǒng)級電子產(chǎn)品開發(fā)。QuartusⅡ是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大的可編程邏輯器件供應(yīng)商之一。QuartusⅡ是在21世紀(jì)初推出，是Altera前一代FPGA/CPLD集成開發(fā)環(huán)境MAX+plusⅡ的更新?lián)Q代產(chǎn)品，其界面友好，使用環(huán)境便捷。它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進(jìn)行設(shè)計輸入、快速處理和器件編程。QuartusⅡ設(shè)計工具完全支持VHDL、Verilog的設(shè)計流程，其內(nèi)部嵌有VHDL、Verlog邏輯綜合器。QuartusⅡ包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器（Analysis&Synthesis）、適配器（Fitter）、裝配器（Assembler）、時序分析器（TimingAnalyzer）、設(shè)計輔助模塊（DesignAssistant）、EDA網(wǎng)表文件生成器（EDANetlistWriter）、編輯數(shù)據(jù)接口（CompilerDatabaseInterface）等?？梢酝ㄟ^選擇StartCompilation來運(yùn)行所有的編譯器模塊，也可以通過選擇Start來單獨(dú)運(yùn)行各個模塊。還可以通過選擇CompilerTool,在CompilerTool窗口中運(yùn)行該模塊來啟動編譯器模塊。在CompileTool窗口中，可以打開該模塊的設(shè)置文件或報告文件，或打開其它相關(guān)窗口。1.2EDA的優(yōu)勢及其發(fā)展趨勢EDA技術(shù)的優(yōu)勢體現(xiàn)在：用HDL對數(shù)字系統(tǒng)進(jìn)行抽象的行為與功能描述到具體的內(nèi)部線路結(jié)構(gòu)，從而可以在電子設(shè)計的各個階段、各個層次進(jìn)行計算機(jī)模擬驗(yàn)證，保證設(shè)計過程的正確性，可以大大降低設(shè)計成本，縮短設(shè)計周期。EDA工具之所以能夠完成各種自動設(shè)計過程，關(guān)鍵是有種類庫的支持，如邏輯仿真時的模擬庫、邏輯綜合時的綜合庫、版圖綜合時的版圖庫、測試綜合時的測試庫等。某些HDL本身也是文檔型的語言（如VHDL），極大地簡化了設(shè)計文檔的管理。EDA中最為矚目的功能，最具現(xiàn)代化電子設(shè)計技術(shù)特征的功能，是日益強(qiáng)大的邏輯設(shè)計仿真測試技術(shù)。極大地提高了大規(guī)模系統(tǒng)電子設(shè)計的自動化程度。EDA的發(fā)展趨勢，表現(xiàn)在以下幾個方面：超大規(guī)模集成電路的集成度和工藝水平不斷提高，深亞微米（Deep-Submicron）工藝，如0.13um、90nm已經(jīng)走向成熟，在一個芯片上完成的系統(tǒng)級的集成已經(jīng)成為可能。由于工藝不斷減小，在半導(dǎo)體材料上的許多寄生效應(yīng)已經(jīng)不能簡單地補(bǔ)碼忽略，這就對EDA工具提出了更高的要求。同時，也使得IC生產(chǎn)線的投資更為巨大。高性能的EDA工具得到長足的發(fā)展，其自動化和智能化程度不斷提高，為嵌入式系統(tǒng)設(shè)計提供了功能強(qiáng)大的開發(fā)環(huán)境。市場對電子產(chǎn)品提出了更高的要求，從而也對系統(tǒng)的集成度不斷提出更高的要求。同時，設(shè)計的效率也成了一個產(chǎn)品能否成功的因素，促使EDA工具應(yīng)用更為廣泛。

2.可自加載加法計數(shù)器的設(shè)計取計數(shù)器的端口為：脈沖輸入端CLK、加載使能輸入端LD（高電平有效）、預(yù)置輸入端D、計數(shù)進(jìn)位輸出端CAO。當(dāng)脈沖CLK上升沿到來之時，若加載使能端LD有效，則通過預(yù)置端D可對計數(shù)器進(jìn)行預(yù)置數(shù)。之后，計數(shù)器就以此預(yù)置數(shù)為始，一直加1計數(shù)。至計數(shù)到255時，輸出端CAO輸出1?？驁D如圖2.1。其VHDL程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYLCNT8ISPORT(CLK,LD:INSTD_LOGIC;D:ININTEGERRANGE0TO255;CAO:OUTSTD_LOGIC);ENDLCNT8;ARCHITECTUREBEHAVEOFLCNT8ISSIGNALCOUNT:INTEGERRANGE0TO255;BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENIFLD='1'THENCOUNT<=D;ELSECOUNT<=COUNT+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(COUNT)BEGINIFCOUNT=255THENCAO<='1';ELSECAO<='0';ENDIF;ENDPROCESS;ENDBEHAVE;圖2.1可自加載加法計數(shù)器框圖

圖2.1可自加載加法計數(shù)器框圖3.信號發(fā)生器設(shè)計過程3.1核心設(shè)計此信號發(fā)生器是由兩個完全相同的可自加載加法計數(shù)器LCNT8組成的，它的輸出信號的高低電平脈寬可分別由兩組8位預(yù)置數(shù)進(jìn)行控制。如果將初始值可預(yù)置的加法計數(shù)器的進(jìn)位信號作為本計數(shù)器的初始預(yù)置加載信號LD，則可構(gòu)成計數(shù)初始值自加載方式的加法計數(shù)器，從而構(gòu)成數(shù)控分頻器，如圖3.1所示。這就是本設(shè)計的核心部分。取頂層文件中信號PINT，當(dāng)計數(shù)器1輸出CAO1=1時，PINT=0；當(dāng)計數(shù)器2輸出CAO2上升沿脈沖到來時，PINT=1。將PINT賦予信號發(fā)生器的輸出端POUT，就可以得到高低電平寬度可調(diào)的方波信號。先將預(yù)置數(shù)設(shè)置好，則CAO1輸出1后，由LD1=NOTPINT=1，計數(shù)器1立刻進(jìn)行預(yù)置，重新計數(shù)；計數(shù)器2亦然。于是產(chǎn)生持續(xù)的可調(diào)脈寬信號發(fā)生器。其相應(yīng)的VHDL程序如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYPULSEISPORT(CLK:INSTD_LOGIC;A,B:INSTD_LOGIC_VECTOR(7DOWNTO0);POUT:OUTSTD_LOGIC);ENDPULSE;ARCHITECTUREBEHAVEOFPULSEISCOMPONENTLCNT8PORT(CLK,LD:INSTD_LOGIC;D:INSTD_LOGIC_VECTOR(7DOWNTO0);CAO:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALCAO1,CAO2:STD_LOGIC;SIGNALLD1,LD2:STD_LOGIC;SIGNALPINT:STD_LOGIC;BEGINU1:LCNT8PORTMAP(CLK=>CLK,LD=>LD1,D=>A,CAO=>CAO1);U2:LCNT8PORTMAP(CLK=>CLK,LD=>LD2,D=>B,CAO=>CAO2);PROCESS(CAO1,CAO2)BEGINIFCAO1='1'THENPINT<='0';ELSIFCAO2'EVENTANDCAO2='1'THENPINT<='1';ENDIF;ENDPROCESS;LD1<=NOTPINT;LD2<=PINT;POUT<=PINT;ENDBEHAVE;圖3.1正負(fù)脈寬數(shù)控調(diào)制信號發(fā)生器的核心部分圖3.1正負(fù)脈寬數(shù)控調(diào)制信號發(fā)生器的核心部分3.2總體設(shè)計考慮到是數(shù)控調(diào)制，本設(shè)計對預(yù)置輸入進(jìn)行數(shù)碼顯示。因?yàn)橛嫈?shù)器范圍是0～255，故而一個預(yù)置數(shù)的顯示要用到3個數(shù)碼管；一共兩組預(yù)置數(shù)，則要用到6個數(shù)碼管，所以設(shè)計一個6進(jìn)制計數(shù)器COUNT6來控制數(shù)碼管的位選。至于數(shù)碼管的段選，先將預(yù)置8位輸入D轉(zhuǎn)化為12位的供3個數(shù)碼管顯示的數(shù)組，當(dāng)COUNT6計數(shù)為0時，把第一個12位數(shù)組（對應(yīng)第一個預(yù)置數(shù)）中的低4位送入譯碼管的輸入端BEDIN；當(dāng)計數(shù)為1時，把中間4位送入譯碼管的BEDIN；當(dāng)計數(shù)為2時，把高4位送入譯碼管的BEDIN；當(dāng)計數(shù)為3時，把第二個12位數(shù)組（對應(yīng)第二個預(yù)置數(shù)）中的低4位送入譯碼管的輸入BEDIN端……如此可實(shí)現(xiàn)對輸入的數(shù)碼顯示?？紤]到實(shí)驗(yàn)箱上提供的脈沖是20MHz，既不便于燈的觀察又不便于數(shù)碼顯示，所以設(shè)計了一個1000Hz的分頻器，將脈沖分頻為1000Hz的脈沖輸入?？傮w設(shè)計原理框圖如附錄1。

4.軟件仿真及硬件驗(yàn)證4.1軟件仿真輸入取A=252，B=254?？傻玫椒抡娌ㄐ?，如圖4.1：圖4.1EDA仿真波形圖4.1EDA仿真波形4.2引腳鎖定輸入時鐘CLK接16管腳PIN_16，A、B預(yù)置數(shù)輸入利用16個撥碼開關(guān)可實(shí)現(xiàn)，A、B各占8個。可調(diào)脈寬的輸出POUT可接PIN_104，以便用發(fā)光二極管的亮滅速度來觀察結(jié)果。6進(jìn)制計數(shù)器COUNT6的輸出CNT接3-8譯碼器的輸入SEL，譯碼器SEG7DEC的輸出SEGT接數(shù)碼管的段選輸入端。如表4.1：表4.1管腳鎖定列表表4.1管腳鎖定列表 4.3硬件驗(yàn)證向目標(biāo)芯片Cyclone系列的EP1C3T144C8下載適配后的邏輯設(shè)計文件，通過PIN_49～PIN_56對應(yīng)的8個撥碼開關(guān)輸入控制高電平信號脈寬的預(yù)置數(shù)（對應(yīng)于A輸入），并顯示于數(shù)碼管1、2、3；再通過PIN_57～PIN_62、PIN_67、PIN_68對應(yīng)的8個撥碼開關(guān)輸入控制低電平信號脈寬的預(yù)置數(shù)（對應(yīng)于B輸入），并顯示于數(shù)碼管4、5、6。可觀察到，當(dāng)A較低，而B輸入較高時，發(fā)光二極管的點(diǎn)亮?xí)r間大于熄滅時間；當(dāng)A較高，B輸入較低時，發(fā)光二極管的點(diǎn)亮?xí)r間少于熄滅時間；當(dāng)A輸入255時，POUT=0，則發(fā)光二極管一直保持熄滅狀態(tài)。也可以將POUT接入到示波器，通過觀察示波器的顯示波形得到結(jié)果。

5.設(shè)計總結(jié)在傳統(tǒng)的數(shù)字電子系統(tǒng)或IC設(shè)計中，手工設(shè)計占了較大的比例。一般都是先按電子系統(tǒng)的具體功能要求進(jìn)行功能劃分，然后對每個子模塊畫出真值表，用卡諾圖進(jìn)行手工邏輯簡化，寫出布爾表達(dá)式，畫出相應(yīng)的邏輯線路圖，再據(jù)此選擇元器件，設(shè)計電路板，最后進(jìn)行實(shí)測與調(diào)試。顯然，手工設(shè)計的缺點(diǎn)讓人越來越不可接受。故而，EDA技術(shù)變得越來越重要，作為當(dāng)代大學(xué)生，要與時俱進(jìn)，更要掌握這種電子自動化設(shè)計。通過EDA的模擬編譯、適配、仿真，可以大大縮短設(shè)計周期，降低設(shè)計成本。EDA仿真測試技術(shù)只需通過計算機(jī)就能對所設(shè)計的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點(diǎn)完成一系列準(zhǔn)確的測試與仿真操作，在完成實(shí)際系統(tǒng)的安裝后，還能對系統(tǒng)的目標(biāo)器件進(jìn)行所謂邊界掃描測試、嵌入式邏輯分析儀的應(yīng)用，這一切都極大地提高了大規(guī)模系統(tǒng)電子設(shè)計的自動化程度。至于課設(shè)報告中涉及到的WORD排版知識，隨著一次次課設(shè)的進(jìn)行，也一點(diǎn)點(diǎn)積累，現(xiàn)在可以說是得心應(yīng)手。至少在排版時不會遇到障礙?？傊敬握n設(shè)，讓我重新熟悉了QuartusⅡ、WORD兩個常用軟件，也復(fù)習(xí)了一遍VHDL語言的相關(guān)知識，又熟悉了一遍用VHDL語言進(jìn)行編程的過程。

參考文獻(xiàn)[1]潘松，黃繼業(yè).EDA技術(shù)與VHDL（第2版）.北京:清華大學(xué)出版社,2007.[2]孟慶輝，劉輝，程繼航，石靜苑.EDA技術(shù)實(shí)用教程.北京:國防工業(yè)出版社,2008.[3]劉江海.EDA技術(shù).武漢:華中科技大學(xué)出版社,2009.[4]楊躍.FPGA應(yīng)用開發(fā)實(shí)戰(zhàn)技巧精粹.北京:人民郵電出版社,2009.[5]王輝，殷穎，陳婷，俞一鳴等.MAX+plusII和QuartusII應(yīng)用與開發(fā)技巧.北京:機(jī)械工業(yè)出版社,2007.

附錄1整體原理框圖

附錄2設(shè)計程序可自加載加法計數(shù)器LCNT8LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYLCNT8ISPORT(CLK,LD:INSTD_LOGIC;D:ININTEGERRANGE0TO255;CAO:OUTSTD_LOGIC);ENDLCNT8;ARCHITECTUREBEHAVEOFLCNT8ISSIGNALCOUNT:INTEGERRANGE0TO255;BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENIFLD='1'THENCOUNT<=D;ELSECOUNT<=COUNT+1;ENDIF;ENDIF;ENDPROCESS;PROCESS(COUNT)BEGINIFCOUNT=255THENCAO<='1';ELSECAO<='0';ENDIF;ENDPROCESS;ENDBEHAVE;1000Hz分頻器DIVLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYDIVISGENERIC(DATAWIDTH:INTEGER:=25);PORT(CLK:INSTD_LOGIC;QO:OUTSTD_LOGIC);END;ARCHITECTUREBHVOFDIVISSIGNALCOUNT:STD_LOGIC_VECTOR(DATAWIDTH-1DOWNTO0);BEGINPROCESS(CLK)BEGINIFRISING_EDGE(CLK)THENIFCOUNT=20000THENCOUNT<=(OTHERS=>'0');ELSECOUNT<=COUNT+1; IFCOUNT<10000THEN QO<='0'; ELSE QO<='1'; ENDIF;ENDIF;ENDIF;ENDPROCESS;ENDBHV;6進(jìn)制計數(shù)器CNT6LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCOUNT6ISPORT(CLK:INSTD_LOGIC;CNTOUT:BUFFERSTD_LOGIC_VECTOR(2DOWNTO0));END;ARCHITECTUREBHVOFCOUNT6ISBEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENIFCNTOUT<5THENCNTOUT<=CNTOUT+1;ELSECNTOUT<=(OTHERS=>'0');ENDIF;ENDIF;ENDPROCESS;END;將8位預(yù)置數(shù)轉(zhuǎn)化為12位數(shù)組changeLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYCHANGEISPORT(D:INSTD_LOGIC_VECTOR(7DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(11DOWNTO0));ENDCHANGE;ARCHITECTUREBHVOFCHANGEISBEGINPROCESS(D)BEGINCASEDISWHEN"00000000"=>DOUT<="000000000000";WHEN"00000001"=>DOUT<="000000000001";WHEN"00000010"=>DOUT<="000000000010";WHEN"00000011"=>DOUT<="000000000011";WHEN"00000100"=>DOUT<="000000000100";WHEN"00000101"=>DOUT<="000000000101";WHEN"00000110"=>DOUT<="000000000110";WHEN"00000111"=>DOUT<="000000000111";………………WHEN"11111000"=>DOUT<="001001001000";WHEN"11111001"=>DOUT<="001001001001";WHEN"11111010"=>DOUT<="001001010000";WHEN"11111011"=>DOUT<="001001010001";WHEN"11111100"=>DOUT<="001001010010";WHEN"11111101"=>DOUT<="001001010011";WHEN"11111110"=>DOUT<="001001010100";WHEN"11111111"=>DOUT<="001001011001";ENDCASE;ENDPROCESS;ENDBHV;段選譯碼器SEG7DECLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSEG7DECISPORT(BEDIN:INSTD_LOGIC_VECTOR(3DOWNTO0);SEGOUT:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDSEG7DEC;ARCHITECTUREBHVOFSEG7DECISBEGINPROCESS(BEDIN)BEGINCASEBEDINISWHEN"0000"=>SEGOUT<="0111111";WHEN"0001"=>SEGOUT<="0000110";WHEN"0010"=>SEGOUT<="1011011";WHEN"0011"=>SEGOUT<="1001111";WHEN"0100"=>SEGOUT<="1100110";WHEN"0101"=>SEGOUT<="1101101";WHEN"0110"=>SEGOUT<="1111101";WHEN"0111"=>SEGOUT<="0000111";WHEN"1000"=>SEGOUT<="1111111";WHEN"1001"=>SEGOUT<="1101111";WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDBHV;頂層文件PULSELIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYPULSEISPORT(CLK:INSTD_LOGIC;A,B:INSTD_LOGIC_VECTOR(7DOWNTO0);POUT:OUTSTD_LOGIC;SEGT:OUTSTD_LOGIC_VECTOR(6DOWNTO0);CNT:OUTSTD_LOGIC_VECTOR(2DOWNTO0));ENDPULSE;ARCHITECTUREBEHAVEOFPULSEISCOMPONENTLCNT8PORT(CLK,LD:INSTD_LOGIC;D:INSTD_LOGIC_VECTOR(7DOWNTO0);CAO:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTCOUNT6ISPORT(CLK:INSTD_LOGIC;CNTOUT:BUFFERSTD_LOGIC_VECTOR(2DOWNTO0));ENDCOMPONENT;COMPONENTCHANGEISPORT(D:INSTD_LOGIC_VECTOR(7DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(11DOWNTO0));ENDCOMPONENT;COMPONENTSEG7DECISPORT(BEDIN:INSTD_LOGIC_VECTOR(3DOWNTO0);SEGOUT:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDCOMPONENT;COMPONENTDIVISPORT(CLK:INSTD_LOGIC;QO:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALCAO1,CAO2,CLKO:STD_LOGIC;SIGNALLD1,LD2